Phase II: Prospective Tuile Lyon, 19 septembre 2014 François Vazeille ●Le point sur les R&D en cours au LPC ●Personnels et budgets ●Conclusion et prospective.

Présentation au sujet: "Phase II: Prospective Tuile Lyon, 19 septembre 2014 François Vazeille ●Le point sur les R&D en cours au LPC ●Personnels et budgets ●Conclusion et prospective."— Transcription de la présentation:

1 Phase II: Prospective Tuile Lyon, 19 septembre 2014 François Vazeille ●Le point sur les R&D en cours au LPC ●Personnels et budgets ●Conclusion et prospective Réunion importante "Tilecal upgrade" à Valence en novembre 2014 1

2 3en 1 discret ASIC LPC ASIC QIE avec Inté- grateur MB1: ADC’s + Inté- grateur MB2 + Inté- grateur 2 MB33 DBB BE ChicagoClermont-Fd Argonne MB = Main Board DB = Daughter Board ATLASDémonstrateur Phase II 3 options 2 Fibre GBT

3 Ponts Diviseurs actifs  Validation complète du concept avec objectif NL < 1%  Atlas Note  Active Dividers for the Tile Calorimeter for the ATLAS Detector  ATL-TILECAL-INT-2014-005 (02 July 2014) [Auteurs Clermont-Ferrand] PassifsActifs 10 µA3.4 ± 0.650 µA< 0.5 40 µA13.5 ± 2.4120 µA< 1 Non-linéarités en % pour différents courants DC (valeurs moyennes sur 20 bases) pour sATLAS (ATLAS: 5 fois moins de courant). -Les Ponts Passifs actuels ne suivent plus les spécifications pour sATLAS. -Les Ponts Actifs conviennent avec une grande marge de sécurité. -Les résultats sont en parfait accord avec les simulations. Passive Active Transistors + Diodes sur les 3 derniers étages 3

4  Validation complète de la tenue aux radiations  Atlas Note  NIEL and TID certifications of the active Dividers of the Tile Calorimeter of the ATLAS detector for the Phase II upgrade  Draft prêt à être soumis [Auteurs Clermont-Ferrand et Argonne]. ▪ Banc Test + Carte test + Analyses: Clermont-Ferrand 20 Ponts (Police ATLAS) + 8 Diodes individuelles + 16 Transistors individuels Moniteur on-line (neutrons) ▪ Irradiations neutrons: Clermont-Ferrand à Valduc (Prospero, CEA)  0.6 10 13 n/cm 2 (1.5 10 13 n/cm 2 ). Irradiations gammas: Argonne à Brookhaven (Source Cobalt, USA)  225 Gy (525 Gy). 4

5 Elements (Number) Criterion # Radiation criteria NIEL= 0.6 10 13 n/cm 2 TID = 225 Gy NIEL= 1.5 10 13 n/cm 2 TID = 525 Gy Diodes (8) 1 Reverse current < 120 nA < 43 < 22 <42 < 22 2 Forward voltage < 5 V < 0.57 < 0.60 < 0.59 < 0.60 Transistors (16) 3 PMT Gain decrease < 13.5 % 4.92±0.95 1.07±0.42 11.06±3.48 1.86±0.41 Dividers (20) 4 Photocathode-d1 > 100 V 121.54±0.74 123.67±0.69 118.72±0.74 123.12±0.69 5PMT Non-linearity < 13.5 % 6.24±0.11 1.26±0.09 13.29±0.17 2.81±0.09 - R&D terminée avec succès. - Décision de produire 350 Ponts Actifs … pour ATLAS 2015 (Cracks et MBTS), en cours d’installation dans le puits. - Banc Test rénové pour les certifications futures. - Décision ATLAS à venir sur le remplacement total ou partiel pour la Phase II. - Les 5 critères sont satisfaits y compris le critère officiel global pour les 20 Ponts avec un courant injecté de 40 µA (Ponts non situés dans la région la plus irradiée). - Et même pour les doses 3 fois supérieures. 5 Critère officiel ATLAS + Ponts passifs

6 Hautes Tensions ● Deux options en compétition pour l’upgrade ◊ HT embarquées: régulations PMT dans les Tiroirs - Solution LPC/ATLAS reprise par Argonne et Lisbonne. - Le LPC joue un rôle d’expert, mais ne contribue pas. ◊ HT non embarquées: Régulation dans USA15  Reprise des cartes actuelles ou copies.  Distribution par câbles de 100 m. HV Prague HV Régulation CERN Hall 175 6

7 - 7 Campagnes de mesures au LPC et au CERN : bruits sur HV et stabilité régulation ◊ Bruit très bas (< 2,5 mV pour 700 V) indépendant de la longueur de câble. ◊ Stabilité de la régulation < 0.1 mV (ATLAS ~ 0.1 mV) ◊ Possibilité de couper individuellement chaque HT à un faible coût (straps). ◊ Insensibilité à: radiations, humidité, poussière, dommages de manutention. ◊ Accès permanent à l’électronique  fiabilité de 100% de tous les canaux. Clef de la réussite: retour au schéma initial de la boucle de régulation Schéma ATLAS actuelSchéma initial: suppression des 2 transistors - dont étude comparative en cours au CERN sur Démonstrateur 1 (Version Chicago) à la sortie du signal physique (readout Tilecal): premier aperçu  bruits équivalents. HV Clermont HV Argonne Patch Panel 1 3 2 4 Bruit induit sur read-out 7

8 - Validation du système HV/LPC en expert upgrade week Sept 2014. - Solution très compétitive  performances et fiabilité. - Objectifs prochains: ▪ Note ATLAS à rédiger. ▪ Comparaison avec option embarquée sur Test Beam en 2015. 8

9 Front End: ASIC, All-in-1, Main Board Active Divider PMT FA TA LI C DAC Main Board Daughter Board ROD Trigger Back End Front End Very Front End All-in-one Stockholm Valence Lisbonne ● FATALIC/TACTIC: - Partie analogique: convoyeur de courant et mise en forme (3 gains). - Partie numérique: 3 ADC 12 bits 40 Mhz. ● DAC: injection de charges. Main Board 2-3 ● Etude LPC pour Clermont et Argonne ● FPGA  Commandes et sérialisation ● Régulateurs de tension. ● Support Daughter Board. Rouge: R&D Clermont-Ferrand. Noir: autres laboratoires. Commentaire: le LPC a testé les derniers PMT spares. 9 ATLAS lab. HV

10 Famille FATALIC/TACTIC ● 5 fonderies IBM 130 nm effectuées depuis 2010 Mai 2010: FATALIC 1  Convoyeur de courant (PMT: Faible impédance d’entrée). Novembre 2010: FATALIC 2  Convoyeur de courant + Shaper. Novembre 2011: FATALIC 3  Convoyeur de courant + 3 Shapers (3 Gains). Aout 2012: TACTIC 1  ADC pipeline 12 Bits 40 MS/s. Mai 2014: FATALIC 4  Tous les ingrédients (FATALIC 3 + TACTIC 2) et plus (Tests sur éléments individuels).  80 Chips livrés fin aout, retour packaging mercredi 17 septembre. -Surface d’un chip: 2.3 mm 2 -80 chips disponibles:  Equipement complet Super-Tiroir LB (45 canaux).  Tests radiation.  Autres tests et spares. 10

11 FATALIC core 4 ADC dont ADC Test Analog Test 2 Blocs indépendants pour tests individuels: - Partie analogique 3 Gains. - Quatrième ADC 11

12 ● Performances de la partie analogique (Simulations) Gains Dynamic range LSB Noise (rms) Linearity error Peaking time fluctuation Highup to 14 pC3.4 fC 0.05%  7 fC < ± 0.1% < 1ns Mediumup to 140 pC34 fC0.05% < 0.5ns Lowup to 1200 pC300 fC0.05%< ± 1%  Dynamique étendue à 1200 pC (800 pC dans ATLAS et autres options).  Signal minimum: 7 fC. - Peaking time: 25 ns - FWHM: 43 ns La mise en forme optimale peut être modifiée. 12

13 ● Performances de la partie conversion numérique (Simulations) Exemple: Performances dynamiques du Haut Gain - Injection d’un signal sinusoïdal idéal. - Mesure des déviations  Estimation du Equivalent Number Of Bits (ENOB) ENOB = 10.5 @ 10.625 MHz Signal injecté Sortie ADC 13

14 ● Performances globales (Simulations ) High gain Medium gain Low gain Area (core)2.3 mm 2 Power cons. (core)205 mW @ 1.6V Non-Linearity (ADC counts) ± 1.5 ± 0.04 % ± 1.5 ± 0.04 % ± 20 ± 0.5 % ENOB @ 2MHz10.5 bits9.3 bits6.3 bits - Simulations en accord avec le cahier des charges: Dynamique, bruit, consommation… - 80 Chips disponibles pour les tests en labo, au CERN (175), en Test Beam (Planning plus loin). 14 ● Demandes du CERN pour les faisceaux  1 FATALIC 3 fourni, possibilités FATALIC 4.

15 Carte All-in-One: ASIC + DAC - Carte All-in-One avec FATALIC 3 et TACTIC 1. - Nouvelle carte All-in-One avec FATALIC 4 en cours de fabrication: 2 chips remplacés par FATALIC 4  Bientôt disponible. FATALIC 3TACTIC 1 FATALIC 4 15

16 Main Board 2-3 - Lecture de 12 canaux (1 Mini-Tiroir). - 1 FPGA pour 3 canaux  Commandes  Sérialisation des données.  Addition numérique signaux Césium de calibration. - Régulateurs de tension. - PCB 14 couches. - Etude LPC pour options 2 (Clermont-Ferrand) et option 3 (Argonne). - Nombreux éléments issus de la Main Board option 1 (Chicago), en cours de test dans le Démonstrateur 1 au CERN. - En raison des nouvelles modifications à venir sur la Daughter Board (Version 3) pas disponible avant janvier 2015  Réalisation d’un prototype Main Board 2-3 à 3 voies seulement (version 1/4), dont des copies pourraient servir aux tests de radiation. 16

17 Tests et Planning ▪ Octobre: Service microélectronique: Banc Test dédié relié à All-in-One - Câblage de 2 cartes All-in-One pour FATALIC4 (16 PCB disponibles). - Vérifications de base de FATALIC 4. - Tests du Bloc analogique indépendant. - Test du Bloc ADC Indépendant. ▪ Octobre-Novembre: Ajout du service électronique et des physiciens avec carte Prototype Main Board 2-3 à 3 canaux. - Tests avec Prototype Main Board 2-3 et voie unique  debug USB . - Tests avec Prototype Main Board 2-3 et système d’acquisition LPC. ▪ Décembre: avec carte Prototype Main Board 2-3. - Câblage des 14 autres cartes All-in-One. - Tests ci-dessus sur 12 canaux. ▪ Janvier 2015: avec nouvelle Daughter Board. acquisition PC derrière la Daughter Board avec carte VC 707 (interface fibre). - Au LPC: LED (AC-DC) et PMT. - Au CERN (Hall 175): Laser, cosmiques, Césium. ▪ Février 2015: suite des tests complets au CERN (175) d’un Mini-Tiroir + Aide à Argonne pour option 3. ▪ Mars-Mai 2015: - Réalisation de 4 Main Board 2-3 supplémentaires et tests. - Réalisation de 34 All-in-One supplémentaires et tests. 17

18 ▪ Juin-juillet 2015: Super-Tiroir complet (4 Mini-Tiroirs). Tests au CERN (175): Laser, cosmiques, Césium. ▪ Septembre-novembre 2015 (?): Comparaison des 3 options en Test Beam. Tilecal doit choisir deux semaines dans la période mai-novembre 2015, (en deux fois une semaine et arrêt entre les deux). 18 + Tests de radiation à caler en 2015.

19 Mécanique: Mini-Tiroirs et outillages  Validation du concept des Mini-Tiroirs  Tests au CERN, Tests at 45° - Décision Tilecal (Juin 2013) de retenir ce concept. - Etudes ultérieures et réalisations confiées à Barcelone et Bucarest.  Validation du concept de l’outillage : Slider + Basket  Depuis Jussieu octobre 2013: Tests au CERN des versions Slider 3 et Basket 2 Alignement Slider sur plus de bagues Insertion d’un Super-Tiroir Panier et Slider en position Position ambiguë de Barcelone: stand-by jusqu’à la réunion de Valence 19

20 Personnels et budgets ● Personnels de mars à décembre 2014 Mécanique: Guy Savinel (0.4, correspondant) + Techniciens (temps partiel). Service Micro-électronique (0.8, avec Laurent Royer correspondant). Electronique: Roméo Bonnefoy (1.0, coordinateur techn.), Baptiste Joly (0.1),T(0.4) Informatique: Patrick Lafarguette (0.1). Physiciens: François Vazeille (1.0), Romain Madar (0.7, à partir du 1 er octobre), + Dominique Pallin (0.2) et Timothée Theveneaux-Pelzer(temps partiel) + autres (occasionnel sur tests). 20 2014élémentcout commentaire VFE ASIC16achat bounding5achat cartes FE f30,8achat 16 cartes FE f42,5achat proto MB1devis MBv04devis carte DAQ3,2achatVC 707 PC DAQ1achat 33,5 4MBv18devisretard: attente design carte DB par Stockholm 41,5 2015 34 cartes F45devis irradiations8estimation test beam5estimation 18 ● Budgets

21 Conclusion et prospective ● Le point sur les 4 R&D: plutôt une bonne réussite ! ▪ Mécanique (Outillages des mini-Tiroirs): Stand-by jusqu’à Valence (Novembre). ▪ Ponts Diviseurs actifs: fin de la R&D avec la Note interne sur tests de radiation. ▪ Hautes Tensions déportées: - Attente des mesures comparatives en cours sur le bruit Read-out. - Rédaction d’une Note interne avant fin 2014. - Equipement à prévoir sur le Test Beam pour comparaison avec option embarquée. ▪ Option 2 du Démonstrateur: - Travaux très avancés: 80 Chips FATALIC 4, productions prochaines: All-in-One et Main Board 2-3. tests complets programmés au LPC et au CERN. - Objectif : Test Beam 2015 pour le choix de la meilleure option. ● Activités partagées avec d’autres laboratoires - Mécanique (Barcelone, Bucarest). - Ponts Diviseurs (Aide d’Argonne pour tests de radiation). - Main Board (Chicago Main Board 1, carte LPC Main Board 2-3 pour Argonne). - Back End (Valence et Lisbonne). + autres laboratoires durant les expert weeks au CERN. + Réunion Tilecal upgrade à Valence (19-21 novembre 2014). 21

22 22 BACK UP

23 Le point sur les 4 R&D en cours au LPC PMT D VFE Main Board 2-3 Mixer Daugther Board HT Bloc PMT Mini- Tiroir Outillage Tiroir 1. Pont Diviseur "actif" : terminé avec succès. 2. Option 2 du Very Front End: 3. Haute Tension version non embarquée (dans USA15): en phase finale. 4. Outillage de mise en place des Mini-Tiroirs: en stand-by. ASIC IBM 130 nm + Main Board 2-3: en cours. Electronique USA 15 23

24 24 Radiation SFsim (Old) SFldrSFlot Simulation Doses Medium Dose (Upper Dose) NIEL (1MeV eq-n/cm -2) 2 (5)14 7.71 10 11 0.6 10 13 (1.5 10 13 ) TID (Gray) 1.5 (3.5) 547.5225 (525) Niveaux de radiation les plus pessimistes (ATLAS Policy) -Tableau avec localisation du point le plus chaud: canal proche du Patch Panel (Gap) du LB. -C’est la Medium Dose qui correspond à la limite officielle. -Upper Dose est donnée pour information. -Cette localisation ne correspond pas à celle où le courant dans les Ponts est le plus fort: position EB proche du Gap occupée par des PMT des scintillateurs Crack. C’est néanmoins ce courant qui sera utilisé  extrêmement pessimiste.