INTRODUCTION.

INTRODUCTION

INTRODUCTION ITRS : International Technology Roadmap for Semiconductor
2000 4000 6000 8000 10000 12000 14000 16000 18000 20000 1997 1999 2002 2005 2008 2011 2014 100 200 300 400 500 600 700 800 900 1000 nombre de pads par chip longueur totale des inter- connexions par chip (m) paramètre métrique (nm) wire pitch (nm) puissance totale (W)

INTRODUCTION 120MHz 500MHz 1200 MHz 1995 0.5 µm 2000 0.18 µm
l µm 3 layers 7 layers 8 layers 120MHz 500MHz 1200 MHz Devices Interconnects Frequency µm µm

INTRODUCTION Bits Year Loi de Moore : Densité double tous les 18 mois
83 86 89 92 95 98 01 04 100K 1 MEG 10 MEG 100 MEG 1 GIGA 10 GIGA 256K 4M 64M 256M 1G 1M 16M 4G DRAM

INTRODUCTION Channel (µm) Year Production Research 80286 80386 486
83 86 89 92 95 98 01 04 0.1 80286 80386 486 pentium pentium II 1.0 0.2 0.3 2.0 0.05 Research Channel (µm) Year Pentium IV 0.03 Production

INTRODUCTION Bipolaire Technologie CMOS BiCMOS ? Faible intégration
4004 8086 80286 PII PIII BiCMOS ? Faible intégration Mémoires, CPU Densité des composants SoC Mainframe Applications PC Télécom

INTRODUCTION Conception analogique et mixte
Exemple typique de circuit mixte! Problèmes rencontrés : Coût et durée de développement Probabilité de reprises élevée Testabilité Partie numérique Partie analogique Analog Digital Digital Analog Surface Effort

INTRODUCTION Outils actuels de CAO mixtes (partie analogique)
Description et simulation comportementale VHDL-AMS : Extension «Mixed Signal Design» de VHDL Circuits à capacités commutées Simulateurs spécifiques à temps discret Synthèse de filtres Simulation électrique Spice avec améliorations (algorithmique, intégration framework, simulation mixte) Modèles MOS en cours de standardisation (BSIM V3.3, …) Problèmes restants : bruit, dispersions, temps CPU Dessin et placement routage Générateurs de transistors, extraction de parasites, routage avec contraintes

Fonctionnalités recherchées
INTRODUCTION Support de la méthodologie «Top-Down» Spécifications Système Fonctions Blocs Transistors Layout Exemples Fonctionnalités recherchées Interface ligne téléphonique Estimation à priori des coûts et perf. (faisabilité des spécifications) Validation avant réalisation des spécifications (simulation) Assistants pour la conception à chaque niveau d’abstraction Génération automatique de modèles pour le niveau d’abstraction sup. Validation globale du système Réutilisation d’expertise de conception existante CAN, Filtre A.Op., Intégrateur Comparateur Spécifications Modèle

Exploration exhaustive
INTRODUCTION Méthodes de synthèse Spécifications Choix de topologie Synthèse Layout Dimensionnement Basé sur connaissance Exploration exhaustive Bibliothèque de topologies Procédure explicite Basé sur des règles Optimisation Modèle analytique Simulation Dérivation du modèle Définition de la procédure

INTRODUCTION Tendances actuelles
Développement d’outils de productivité pour concepteurs expérimentés assistants pour le layout meilleure intégration de différents niveaux de représentation outils spécifiques pour certaines fonctions (filtres, CAN, CNA, …) Amélioration des simulateurs intégration de points nouveaux modèles pour technologies fortement submicroniques Adaptation des outils aux nouvelles exigences basse tension & faible consommation montée en fréquence Portabilité (IP-ReUse)

INTRODUCTION

réalisation pratique d'une résistance ac
CMOS ANALOGIQUE Amplificateur simple VDD M1 VSS R2 Vin Vout source commune gm1vin r2 vin vout schéma équivalent rd1 dimensions du transistor MOS : W (largeur) L (longueur) Av0 = vout vin = -gm1 gd1+g2 = ? réalisation pratique d'une résistance ac = gmv rd v 1 gm+gd

réalisation pratique d'une source de courant dc
CMOS ANALOGIQUE Variante source commune VSS Vout VDD M1 I2 Vin schéma équivalent gm1vin rd2 vin vout rd1 dimensions du transistor MOS : W (largeur) L (longueur) Av0 = vout vin = -gm1 gd1+gd2 = ? réalisation pratique d'une source de courant dc = rd Vb rd est la résistance interne de la source

CMOS ANALOGIQUE Transistor MOS n+ p+ p n-well NMOS Vtn=0.5V
grille drain source bulk Vgs Vbs Vds grille drain source bulk Vgs Vbs Vds bulk n+ drain source p+ p n-well polysilicium oxyde de grille grille W L NMOS Vtn=0.5V Kn=200uA/V2 CMOS um tox=5nm Vdd= V PMOS Vtp=-0.6V Kp=70uA/V2

CMOS ANALOGIQUE Modes de fonctionnement n+ p n+ n+ p n+ p n+ p
grille grille drain source n+ p + - Fox Fs source drain n+ n+ p bloqué (faible inversion) Vgb<Vtn conducteur (forte inversion) VgbVtn ; Vds=0 grille drain source n+ p + - grille drain source n+ p + - DL linéaire VgbVtn ; 0<Vds<Vgs-Vtn saturé VgbVtn ; VdsVgs-Vtn

CMOS ANALOGIQUE Layout CMOS

CMOS ANALOGIQUE Caractéristiques DC Ids/Vds Equations  modèle
(EKV, BSIM3V3, ...)  mesures ! Vgs Ids = b ( Vgs - Vt - Vds 2 ) Vds 0<Vds<Vgs-Vtn (linéaire) W L b = KP Ids = (saturé) VdsVgs-Vtn ( Vgs - Vt )2 ( 1 + l Vds ) b 2 KP = mCox

CMOS ANALOGIQUE Caractéristiques DC Ids/Vgs
Vbs Vt Vt = Vt0 ± g ( ( 2 | f F | - Vbs )½ - ( 2 | f F | )½ ) paramètres technologiques : "body factor" : g  0.9V½ (nmos) ; g  0.5V½ (pmos) "surface potential" : f F  0.3V (nmos) ; f F  -0.3V (pmos)

CMOS ANALOGIQUE Caractéristiques AC gm = d Ids d Vgs gd = d Ids d Vds
droite de charge RL Vdd pente gm pente gd Vdd gm = d Ids d Vgs gd = d Ids d Vds Vds Vgs Vbs Vds Vgs Vbs gain intrinsèque gd gm =

CMOS ANALOGIQUE première approche : basse fréquence terminaux idéaux
gmvgs vgs vds rd gmbvbs Vgs Vds Vbs linéaire saturé gm = d Ids d Vgs b ( vgs - Vt ) vgs - Vt 2Ids b vds ( 2b Ids ) ½ transconductance gd = d Ids d Vds b ( vgs - Vt - vds ) l Ids conductance de sortie d Ids b g Vds 2 ( 2 | f F | - Vbs ) ½ g ( 2b Ids ) ½ 2 ( 2 | f F | - Vbs ) ½ gmb = d Vbs transconductance du canal

CMOS ANALOGIQUE Caractéristiques AC : Influences
Gain plus élevé en zone saturé (gm>>gd) Facteurs influants : Ids, Vgs(Vgs-Vt), W/L (b), L(l) Vds Vgs gm / Vgs gd / Vds

CMOS ANALOGIQUE Caractéristiques AC : Influences
Dimensionner le transistor par les paramètres indépendants et non fixés par l’architecture (à W/L constant) gd L : l Ids W/L gm Ids

 CMOS ANALOGIQUE Exemple de conception régime dc
Vgst1 = Vin-Vt1 ; Vgst2 = Vout-VDD-Vt2 Id1 = Id2 b 1 b 2 Vgst22 Vgst12 = forte inversion, saturation Vt1 < Vin < VDD Vin-Vt1 < Vout < VDD-|Vt2| VDD=3.3V VSS=0V régime ac Av0 - gm1 gm2 = b 1 b 2  VDD M1 VSS M2 Vin Vout schéma Vin pour polarisation statique

CMOS ANALOGIQUE Composants parasites gmvgs rd gmbvbs Rd Rs Cbd Cbs Cgs
Ach=WL (surface du canal) As=surface de la source Ad=surface du drain Ps=périmètre de la source Pd=périmètre du drain DL=diffusion latérale (~0.05um) Cox=capacité oxyde/um2 (~5fF/um2) Cj0=capacité jonction verticale (0.2fF/um2) Cjsw0=capacité jonction parois (0.2fF/um) Cjs=Cj0/(1+VSB/F0)1/2 Cjd=Cj0/(1+VDB/F0)1/2 Cjsw=Cjsw0/(1+VSB/F0)1/2 Cgs Cgd Cgb Cbs Cbd Rd Rs gmvgs rd gmbvbs Rd Rs Cbd Cbs Cgs Cgd Cgb bulk grille drain source saturation Cgs=Cox(2Ach/3+WDL) Cgd=Cox(WDL) Csb=(As+Ach)Cjs+PsCjsw Cdb=AdCjd+PdCjsw off Cgs=Cgd=CoxWDL Cgb=WLCox Csb=AsCjs Cdb=AdCjd linéaire Cgs=Cgd=Cox(Ach/2+WDL) Csb=(As+Ach/2)Cjs+PsCjsw Cdb=(Ad+Ach/2)Cjd+PdCjsw

schéma équivalent avec prise en compte de capacités
CMOS ANALOGIQUE Analyse ac du circuit gm1vin vin vout Cin g2 Cd Cin = Cgs1 + Av0Cgd1 g2 = gd1 + gd2 + gm2 Cd = Cgd1 + Cdb1 + Cdb2+ Cgs2 schéma équivalent avec prise en compte de capacités Av = vout vin = -gm1 g2+pCd -gm1 / g2 1+p(Cd/g2) Av0 1+p/p1 bande passante  p1 bande passante à -3dB

Deux sources principales
CMOS ANALOGIQUE Bruit M In 2 Bruit thermique : Shot noise : Flicker noise : Deux sources principales bruit thermique bruit blanc, dépend de la température expression générale pour une résistance R dvR2 = 4kTR df ou diR2 = (4kT/R) df pour un transistor MOS, R  1/gm, et bruit thermique réduit par un facteur 2/3 (effets de champ dans le canal) diDS2 = (8kTgm/3) df ou dvieq2 = (8kT/3gm) df

CMOS ANALOGIQUE Bruit Bruit 1/f (flicker noise)
bruit rose (dépend de la fréquence), indépendant de la température expression générale pour une résistance de surface AR, résistance R (KFR constante technologique, VR tension aux bornes) dvRF2 = KFR(R2/AR)VR2 (df/f) pour un transistor MOS (KFF(N)  4x10-31C2/cm2, KFF(P)  10-32C2/cm2) dvieqf2 = (KFF/WLCox2) (df/f)

CMOS ANALOGIQUE Bruit vN2 f dvN2 bruit 1/f bruit thermique df corner frequency domaine fréquentiel vN2 t domaine temporel densité spectrale de puissance (power spectral density) SNR = 10 log10 vN2 vout2 rapport signal à bruit (signal to noise ratio) le bruit définit la limite inférieure pour un signal utile

 CMOS ANALOGIQUE Distorsion
transmission idéale = transmission linéaire d'un signal composants actifs introduisent non-linéarités slew rate saturation horloge (pour circuits mixtes) méthode d'évaluation : THD = 100 x Pff Pnff n=2  10 signal idéal de sortie fréquence ff signal réel t analyse transitoire >10 périodes Pout f fondamental harmoniques ff 2ff 3ff 4ff 5ff 6ff 7ff FFT la distorsion définit la limite supérieure pour un signal utile

DR = Dynamic Range = Voutmax / Voutmin
CMOS ANALOGIQUE Dynamic range tension de sortie utile maximale = Voutmax déterminée par la distorsion tension de sortie utile minimale = Voutmin déterminée par le bruit DR = Dynamic Range = Voutmax / Voutmin

CMOS ANALOGIQUE Structures à gain élevé (1) cascode gmeq  gm1
gdeq  << gd1 gd1gd2 gm2 avantage : gain élevé Ac  = AM1AM2 >> AM1 gm1gm2 gd1gd2 cascode M1 VSS M2 Vgsc Vdsc schéma Vrc inconvénient : condition de saturation >> dynamique réduite moyen d'action : réduire Vrc (W/L)2 >> Vgs2 < VT2 !

CMOS ANALOGIQUE Structures à gain élevé (2) cascode actif gmeq  gm1
gdeq  << gd1 gd1gd2 Agm2 avantage : gain très élevé Ac  >>> AM1 Agm1gm2 gd1gd2 cascode actif M1 VSS M2 Vgsc Vdsc schéma -A Vg2 3.3 2.5 2.0 4.0 0.0 inconvénients : dynamique réduite bande passante réduite (boucle) moyen d'action : réduire Vg2 (W/L)A >> Vgs2 < VT2 !

Cascode replié CMOS ANALOGIQUE Structures à gain élevé (3) M1 VSS M2
Vin Vout schéma VDD Vrc I1 I2 gmeq  gm1 gdeq  << gd1 gd1gd2 gm2 avantage : gain élevé Ac  = AM1AM2 >> AM1 gm1gm2 gd1gd2 structure adaptée aux faibles tensions d'alimentation

rappel du schéma équivalent
CMOS ANALOGIQUE Structure à BP élevée VDD M1 VSS M2 Vin Vout schéma M3 g2' = gd1 + gd2 + gm2 + gd3 + gm3 >> g2 Av = -gm1 / g2 1+p(Cd/g2) = Av0 1+p/p1 bande passante >> gain << GBW constante rappel du schéma équivalent gm1vin vin vout Cin g2' Cd

CMOS ANALOGIQUE Adaptation d’impédances réducteur d'impédance vout Zin
Avvin vin + - Zout caractéristiques Zin  Zout  0 Av  1 o réducteur d'impédance vout iin R C vout = = vout0 1+p/0 iinR 1+pRC application typique : amplificateurs opérationnels C iin R vout Zin Avvin vin + - Zout vout  Avvin  vin  iinR bande passante ! o

 CMOS ANALOGIQUE Amplificateur drain commun source follower VDD IB
VSS M1 Vin Vout vout gd1+gB gm1(vin-vout) vin schéma équivalent caractéristiques Zin  1/pCgs Zout  1/gm1 Av  1 gmb1 Vbs  0 pour process n-well ! autre fonction : cellule de décalage de niveau dc Av  1  Vout = Vin - DV (cste) DV = VGS = VT1 + 2IB b1 

Rehausseur d'impédance
CMOS ANALOGIQUE Adaptation d’impédances iout Zin Aiii ii Zout caractéristiques Zin  0 Zout  Ai  1 o Rehausseur d'impédance iout iin Z C iout = = iout0 1+p/0 iin 1+pZC application typique : photodétection (fibres optiques) Z iin C iout Zin Aiii ii Zout iout  Aiii  ii  iin bande passante ! o

CMOS ANALOGIQUE Amplificateur grille commune caractéristiques
Zin  1/gm1 Zout  1/(gd1+gB) Ai  1 common gate VDD IB VB1 M1 Iin Iout schéma équivalent vout gd1 -gm1vin vin iin iout gB gmb1 Vbs  0 pour process n-well ! VDD IB VB1 M1 Iin Iout VSS IB2 M1 doit être saturé pour que gd1 << polarisation (voir schéma) contraintes supplémentaires : gd1 << gB , gB2 << gm1 !

CMOS ANALOGIQUE Amplificateur différentiel M1 VSS M2 Vi1
paire différentielle Vi2 ID2 = I0 - i 2I0 ID1 = I0 + i Pourquoi différentiel ? élimination du mode commun réduction harmoniques paires M1 et M2 sont des transistors identiques (matched) régime saturé vin=vi1-vi2= 2I0 b i I0 1+ - 1 - i = 2b I0 vin2 4(2I0/b) 1 - 1 2 vin

entrée différentielle sortie différentielle
CMOS ANALOGIQUE Signaux différentiels si l'on attribue (arbitrairement) Vi+ = Vi1 ; Vi- = Vi2 Vo+ = Vo1 ; Vo- = Vo2 entrée différentielle sortie différentielle M1 VSS M2 Vi1 Vi2 2I0 R3 R4 Vo2 Vo1 VDD valeurs différentielles VID = Vi+-Vi- = Vi1-Vi2 VOD = Vo+-Vo- = Vo1-Vo2 Ad = vod/vid = VOD/VID valeurs mode commun VICM = Vi++Vi- = Vi1+Vi2 VOCM = Vo++Vo- = Vo1+Vo2 Acm = vocm/vicm = VOCM/VICM common mode rejection ratio CMRR=Ad/Acm

schéma équivalent, circuit complet
CMOS ANALOGIQUE Analyse petit signal gm1vgs1 vi1 vi2 gd0 gd3 gd4 vo2 vo1 gm2vgs2 gd1 vgs2 gd2 vgs1 schéma équivalent, circuit complet l'analyse du circuit complet est difficile la difficulté augment lorsque l'on prend on compte les capacités utilisation du concept "demi-circuit" : séparation du schéma en parties différentielle et mode commun

CMOS ANALOGIQUE Analyse demi-circuit hypothèses M1=M2 R3=R4 Ad = - gm1
gm1vgs1 gd3 vocm gd1 vgs1 gd0/2 vicm demi-circuit mode commun gm1vid/2 gd3 vod/2 gd1 vid/2 demi-circuit différentiel hypothèses M1=M2 R3=R4 Ad = - gm1 gd1+gd3 2gm3(gd1+gd3) Acm = - gd1gd3 Zod = 1 gd1+gd3

CMOS ANALOGIQUE Réalisation classique entrée différentielle
sortie simple ("single-ended") la sortie en courant ou en tension dépend de la charge M1 VSS M2 Vi1 Vi2 M0 M3 M4 Vout VDD miroir de courant paire différentielle I0+i I0-i 2i source de courant VB CL Ad = - gm1 gd1+gd3 Vout Vi1-Vi2 = Acm = - gd1gd3 2gm3(gd1+gd3) 2Vout Vi1+Vi2 = CMRR = 2gm1gm3 gd1gd3 gout=gd1+gd3

CMOS ANALOGIQUE Miroir de courant
VSS M2 I1 I2 VGS1 miroir de base M1 toujours saturé M2 saturé si VDS2>VGS1-VT2 si VT1=VT2 et KP1=KP2 et on néglige l'effet de VDS2VGS1 I1 I2 = (W/L)2 (W/L)1 l'erreur DI2 a deux principales sources : l'erreur due à la conductance de sortie DI2=gout(VDS2-VDS1) minimisation de gout par dimensionnement ou par architecture l'erreur due aux dispersions technologiques DVT, DKP minimisation des effets par layout soigné (matching)

conditions d'opération
CMOS ANALOGIQUE Miroirs améliorés VSS miroir cascode M3 M4 I1 I2 VGS3 M1 VGS1 M2 Vout VSS miroir Wilson M3 M4 I1 I2 VGS3 M1 VGS1 M2 Vout conditions d'opération forte inversion VGS1+VGS3>2VT saturation Vout>VT = (W/L)4 (W/L)3 (W/L)2 (W/L)1 conductance de sortie réduite gd2gd4 gm4 gout  conductance de sortie réduite 2gd1gd4 gm1 gout 

CMOS ANALOGIQUE Amplificateur opérationnel VSS M2 Vi1 Vi2 M5 M3 M4 VDD
amplificateur différentielle Cc M1 M6 M7 M8 M9 source commune Vout source follower M10 IB circuit de polarisation

Equivalent pont diviseur
CMOS ANALOGIQUE Circuit simple de polarisation VSS VDD Vr1 Vr2 Equivalent pont diviseur transistor monté en diode  résistance (non-linéaire) sensible aux variations de l'alimentation valeur de référence peu précise (dispersions)

CMOS ANALOGIQUE Circuit bandgap génère une tension de référence stable
nécessite des transistors bipolaires ! transistors bipolaires en technologie CMOS = transistors de caisson p+ n+ p n-well VSS Rb le collecteur est toujours relié au substrat pour une technologie "n-well", le potentiel du substrat est VSS, le transistor réalisé est de type pnp

CMOS ANALOGIQUE Circuit bandgap tension de référence générée (Vr)
VSS + - R1=R3 R2 Q1 Q2 VEB1 VEB2 Vr Vr=VEB1+VR1 VR2=VEB1-VEB2=DVEB IR3=IR2 VR3=DVEB(R3/R2) VR3=VR1 Vr=VEB1+DVEB(R3/R2) [ DVEB=(kT/Q)ln(J1/J2) ] tension de référence générée (Vr) indépendante des variations sur la tension d'alimentation proportionnelle à la température absolue (PTAT)

CMOS ANALOGIQUE Entrée n Entrée p SR = ID5/Cc = 2ID1/Cc = 2ID1ugf/gm1
gm/ID plus faible pour transistors pmos  SR plus élevé gm7 plus élevée si transistors nmos (2nd étage)  gain, stabilité, bande passante plus élevés bruit 1/f réduit pour transistors pmos bruit thermique réduit pour gm élevée (transistors nmos) 1er étage p : + SR, stabilité, bande passante, bruit 1/f - bruit thermique

structures interdigitée et gaufre
CMOS ANALOGIQUE pour transistors où W/L >> 1 : structures pour forme carrée et optimisation des capacités parasites structures interdigitée et gaufre

Symbole et polarisation
MODELE SPICE DES TRANSISTORS MOS Structure géométrique d’un NMOS n+ p+ p-substrat source grille bulk drain oxyde oxyde de grille L W silicium cristallin canal métal Symbole et polarisation D B S G VG VD VB VS

MODELE SPICE DES TRANSISTORS MOS MODELE SPICE DES TRANSISTORS MOS
Spice Level 1 : Résumé Dépendance exponentielle de la concentration en porteurs libres Accumu- lation Appauvri- ssement Faible inversion vs se bloque à 2FP, une nappe d’électrons mobiles se crée à l’interface Si/SiO2 Forte T v q k × = K mV 300 26

[ ] MODELE SPICE DES TRANSISTORS MOS MODELE SPICE DES TRANSISTORS MOS
Spice Level 1 : Résumé Modèle larges signaux : Transistor OFF : VGS<VTH Avec [ ] T SB P TH V × + = F - 2 g et Tension de seuil du transistor pour VSB=0 Transistor ON en régime saturé : - VGSVTH et VDS VGS - VTH - VGSVTH et VDS  VGS - VTH

Spice Level 1 : Résumé Capacités en régime saturé AD et PD représentent respectivement l’aire et le périmètre du drain

Spice Level 1 : Résumé Petits signaux G CGS CGB CGD CBS CBD S D Sext Dext B RS RD gm.vgs gmb.vbs gds gbs gbd IDS

Spice Level 1 : Résumé On linéarise le modèle larges signaux autour du point de polarisation IDS0 = f(VGS0, VDS0, VSB0) en prenant le développement limité à l’ordre 1 de l’expression de IDS.

MODELE SPICE DES TRANSISTORS MOS
Modèles récents (BSIM, EKV, …) : Remarque : Le modèle LEVEL2 a été largement utilisé pour la simulation des circuits analogiques jusqu’à ces dernières années. Il l’est de moins en moins car on a tendance à polariser les TMOS autour de cette zone critique faible inversion/forte inversion. Ainsi, les technologues (ou fondeurs) fournissent maintenant des modèles plus élaborés, tels que le modèle SPICE BSIM, le modèle EKV,... La nappe électronique n’apparaît pas « instantanément » lorsque le potentiel de surface vs devient égal à 2FP (VGS=VTH). En réalité, entre l’inversion faible et l’inversion forte existe une zone d’inversion modérée où le courant IDS provient à la fois d’un courant de conduction par les électrons du canal naissant et d’un courant de diffusion à travers la ZCE.

Modèles récents (BSIM, EKV, …) : On peut montrer qu’à courant de polarisation IDS0 constant, la plus grande transconductance gm est obtenue lorsque le MOS est en inversion modérée (en toute rigueur lorsque le TMOS est en inversion faible ; malheureusement, dans ce cas les courants sont si faibles qu’il est souvent impossible de charger et décharger les capacités assez rapidement!). D’autre part, les gains des amplificateurs sont toujours proportionnels au gm du transistor d’entrée. Ainsi, c’est en polarisant le MOS en inversion modérée qu’on l ’utilise le plus efficacement possible. C’est la raison pour laquelle les modèles retraçant correctement le fonctionnement du MOS dans tous les modes (inversion faible, modérée ou forte - régime linéaire ou saturé) sont de plus en plus utilisés pour la conception de circuits à faible consommation (électronique embarquée).

Inversion modérée : Les modes d’inversion sont ainsi définis : FP < vs < 2FP : Mode d’inversion faible 2FP < vs < 2FP + qqs kT/q = Y0 : Mode d’inversion modérée vs > Y0 : Mode d’inversion forte inversion modérée inversion faible

Inversion modérée : Pour un VDS donné (suffisamment élevé), faisons varier la tension VGS et traçons le courant IDS donné par le modèle LEVEL2. Au départ, VGS < Von = VTH + n kT/q et le MOS est en mode d’inversion faible. IDS est alors donné par (le fait que VDS soit élevé ou non n’est pas pris en compte par le modèle!) : Lorsque VGS atteint Von, IDS atteint Ion et pour VGS > Von, le MOS passe en mode d’inversion forte avec un canal saturé (VDS élevé). IDS est alors donné par (LEVEL1) : avec

Inversion modérée : point de cassure discontinuité LEVEL2 LEVEL1 Cette discontinuité dans la caractéristique de gm=f(VGS) est source de problèmes de convergence lors des simulations.

Inversion modérée : Plus grave encore, la valeur de gm pour VGS proche de Von est surestimée ce qui conduit à des résultats de simulations très peu réalistes si le MOS est polarisé dans cette zone, à savoir la zone d’inversion modérée! LEVEL2 LEVEL1 Réalité inversion forte inversion modérée faible

Conclusion : Le modèle LEVEL1 est utilisé pour le dimensionnement manuel des circuits. Le LEVEL2 peut être utilisé en simulation lorsque les transistors sont placés en inversion forte, c ’est à dire pour : Lorsque VGS est proche de VTH, on est en inversion faible et les résultats donnés par le LEVEL1 ou le LEVEL2 sont à prendre avec une grande précaution. On utilise alors des modèles récents comme le BSIM ou l’EKV pour les simulations.  Modèles propriétaires (fondeurs) proches de ces modèles

SIMULATEUR SPICE-LIKE
Types d’analyse : Point de polarisation (.OP) Caractéristique de transfert (.DC) Réponse temporelle «ou transitoire» (.TRAN) Réponse fréquentielle (.AC) Bruit (.NOISE) Remarque : Suivant le simulateur utilisé (CdsSpice, Spectre, HSPICE, ELDO,...), il est possible de faire d’autres types d’analyse : - analyse de Fourier - calcul des pôles et zéros - analyse en température - analyse paramétrique (variation de la taille d’un transistor,...)

Analyse OP ou DC: R VIN VOUT VDD Application typique : - Point de polarisation (détermination du mode d’inversion et du régime de fonctionnement) - Caractéristique de transfert Modèle statique du MOS 5 VOUT VIN 2.5 Point de polarisation autour de VIN = 2.5V 2.8 Une simu DC = une suite de simus OP

Analyse transitoire (TRAN) : Applications typiques : - slew-rate d’un ampli-op - temps de réponse d’un comparateur - temps de réponse d’une porte logique - ... Modèle larges signaux (incluant les capacités) R vIN(t) vOUT(t) VDD t contrôle automatique du pas temps vIN(t) vout(t)

Remarques : 1) La simulation transitoire tient compte des capacités 1 capa C Û 1 résistance + 1 source de courant dont la valeur dépend de C et Dt (pas de temps) 1 simulation transitoire = 1 suite de simulations OP à chaque pas de temps, avec les capacités remplacées par des couples résistance/source de courant 2) Réduction de la durée de simulation par contrôle automatique du pas de temps 3) Réglage des paramètres de convergence (durée de simulation, précision) 4) Choix de la méthode d’intégration - Backward Euler - Méthode des trapèzes - Gear Two

Analyse fréquentielle (AC) : R vIN0 vOUT(t) VDD ~ vIN Après calcul du point de polarisation, la simulation AC linéarise le circuit autour de ce point en utilisant le modèle CAO petits signaux, puis calcule la réponse fréquentielle à chaque noeud du circuit. N.B.: La source vin petits signaux doit être de type ac! vout vin dB F -90o fHZ Diagramme de Bode Application typique: - diagramme de Bode (on choisit comme amplitude pour vin, |vin| = 1)

Simulation du bruit : Autour du point de polarisation, le circuit est linéarisé (utilisation du modèle petits signaux). Les sources de bruit internes aux composants sont ajoutées et le simulateur calcule la densité spectrale de bruit en chaque nœud (ou sur le nœud précisé selon le simulateur). En général, on précise aussi une source (l’entrée) et le simulateur fournit la densité spectrale de bruit ramenée à l’entrée : R vIN0 vOUT VDD 2 sources de bruit dans le TMOS fHZ vout 2 Densité spectrale de bruit en sortie

Moteur de calcul : Netlist + Choix de l’Analyse et des Paramètres de convergence Construction de la matrice nodale (lois de Kirchoff) Simu OP (Résolution d’un système d’équations non-linéaires) DC? Point suivant Calcul de Dt et Transformation des capa. TRAN? AC ou Bruit? Linéarisation + simu AC Fichiers résultats

Convergence : Les simulations peuvent parfois poser problème car rien n’assure la convergence de la méthode de résolution du système d’équations non linéaires (en général, méthode de Newton-Raphson, méthode itérative), sauf si : 1) Le point de départ de la méthode est suffisamment proche de la solution 2) Les modèles des composants sont continûment différenciables pour pouvoir construire la matrice Jacobienne (J) de la méthode de Newton-Raphson 3) La solution est unique (J non singulière!) Le point de départ de la solution (point 1) peut être fixé par l’utilisateur. Le point 2) est en général vérifié!

En revanche, le point 3) dépend : de la topologie du circuit des stimuli utilisés et du comportement des composants non-linéaires des modèles utilisés Illustration de cas pouvant conduire à J singulière : 1) «Mauvaise» topologie de circuit : Les simulateurs SPICE incluent en général un «contrôleur» de topologie recherchant en particulier les nœuds sans chemin DC vers la masse. Si le cas se présente, l’erreur ainsi que le nœud impliqué sont indiqués à l’utilisateur. réseau n° 1 réseau n° 2 nœuds flottants en DC masse

Illustration de cas pouvant conduire à J singulière : 2) Modèle utilisé inapproprié : Vout-solution M1 M2 modèle LEVEL2 (l ¹ 0) modèle LEVEL1 (l = 0) Vin = cste I Vout gamme de Vout solutions! Vin VDD M1 M2 I La solution n’est pas unique Þ J est singulière avec le modèle LEVEL1 (l = 0). Le simulateur ne détecte pas ce type de problème. Il se contente d’indiquer qu’il n’a pu converger Þ à l’utilisateur de choisir un modèle correct!

Illustration de cas pouvant conduire à J singulière : 3) Stimuli DC utilisés et comportement des éléments non-linéaires : nœud flottant si A = B = 0 A B C VDD GMIN NAND 1 Solution : SPICE résout ce problème en ajoutant une conductance GMIN ( = W-1 par défaut) aux bornes de tout composant non linéaire. N.B.: GMIN doit être assez faible pour ne pas dégrader la précision des résultats.

Autre problème pouvant conduire à une non convergence en DC : Il faut absolument éviter d’utiliser de très petites résistances «flottantes» car on peut montrer que les critères de convergence peuvent n’être jamais satisfaits en dessous d’une certaine valeur de résistance (pour qu’ils soient satisfaits, on serait conduit à des précisions inférieures à la résolution de la machine!). Ces résistances se rencontrent comme : résistances parasites des composants semi-conducteur résistances utilisées en «ampère-mètre» Remarques : 1) Au lieu d’utiliser des résistances comme «ampère-mètre», il faut utiliser une source de tension DC nulle. SPICE calcule automatiquement le courant dans toute source de tension indépendante.

Remarques : 1) Au lieu d’utiliser des résistances comme «ampère-mètre», il faut utiliser une source de tension DC nulle. SPICE calcule automatiquement le courant dans toute source de tension indépendante. Elle tient donc lieu d’ampère-mètre sans perturber le circuit! 2) Dans SPECTRE, les résistances parasites inférieures à une certaine valeur (contrôlée par MINR) sont automatiquement retirées lors d’une analyse DC. Néanmoins, s’il est indispensable de tenir compte des résistances parasites, il faut diminuer le critère de convergence absolue («abstol» dans SPICE). 3) De très petites valeurs de résistance (1 mW) entraînent en général des matrices mal conditionnées, ce qui favorise aussi les problèmes de convergence.

Solutions aux problèmes de convergence : Bien que les dernières versions de simulateurs circuit implémentent de plus en plus d’astuces pour éviter les problèmes de convergence en DC, l’utilisateur se trouve encore parfois confronté à ce problème, notamment lorsque le circuit atteint une taille non négligeable (> 50 éléments par exemple). L’utilisateur peut alors réseau complexe 3V 1W nœud n° 2 sous-circuit A exemple : .NODESET V(2) = 3V SPICE cherche la solution DC du système incluant le sous-circuit A. Une fois la solution trouvée, il supprime A et résout de nouveau le système N.B.: Il n’est pas nécessaire d’indiquer le point de départ de tous les noeuds du circuit!

forcer la valeur d’un nœud (avec SPECTRE) : Même principe que le .NODESET, mais SPECTRE conserve la solution obtenue en incluant le sous-circuit A. Il ne résout pas de nouveau le circuit! utiliser la méthode de continuité (Continuation method) : Principe : On doit résoudre le système non-linéaire f(v) = f(v(l),l) = 0, où l est un paramètre du système (par exemple la valeur de GMIN). On fait alors varier pas-à-pas l, d’une valeur où la solution du système est facile à obtenir jusqu’à la valeur finale correspondant au circuit réel (l = GMIN = W-1, par exemple) et pour laquelle la solution aurait été impossible à obtenir directement. La solution obtenue au pas «n-1» (ln-1) est utilisée comme point de départ pour résoudre le système au pas «n». SPICE2 : source-stepping SPICE3/SPECTRE : gmin-stepping contrôlé par le paramètre «ITL6» précisant le nb de pas pour (allant de 0 à 1).

SPICE2 : source-stepping - SPICE3/SPECTRE : gmin-stepping contrôlé par le paramètre «ITL6» précisant le nb de pas pour l (allant de 0 à 1). v l v(1) v(0) f(v) = 0 0<l<1 1 2 3 4 5 6 7 l=1 l=0 ITL6 = 7 Source-stepping : Les sources de tension et de courant sont toutes mises à 0 (l=0) puis incrémentées jusqu’à leur valeur finale (l=1). Gmin-stepping : Une résistance nulle est placée en parallèle avec tous les éléments non-linéaires (transistors, diodes,...) puis sa valeur est incrémentée jusqu’à la valeur finale 1/GMIN = W (valeur par défaut).

Récapitulation des remèdes à appliquer lors d’un problème de convergence DC : 1) Résoudre les problèmes de topologie (un «warning» est généralement donné concernant les nœuds sans chemin DC jusqu’à la masse) 2) Vérifier que les paramètres de modèle soient dans des gammes de valeurs correctes. Spectre le contrôle automatiquement si l’option «+param» est validée! 3) Eliminer les résistances flottantes de faibles valeurs. 4) Utiliser NODESET pour fixer le point de départ de «Newton-Raphson» sur les nœuds soupçonnés délicats. En général, le dimensionnement manuel préliminaire permet de connaître les points de polarisation! 5) Forcer un nœud (avec Spectre) le cas échéant

6) Utiliser la méthode de continuité en précisant une valeur non nulle pour ITL6 (SPICE2) 7) Augmenter ITL1, nombre d’itérations maximum lors du calcul du point de polarisation, et ITL2, nombre d’itérations maximum lors d’une analyse DC (SPICE2) 8) Augmenter GMIN (10-12 W-1 par défaut). Attention de ne pas trop perturber le circuit d’origine! 9) Définir la région de fonctionnement des transistors sensibles (OFF ou ON) 10) En cas de difficultés de convergence au cours d’une analyse DC, diminuer le pas de l’analyse 11) Jouer sur les critères de convergence «abstol», «reltol». 12) Diviser le circuit en sous-circuits simulables. Déterminer pour chaque sous-circuit son point de polarisation. Puis utiliser ces points de polarisation précédants comme «NODESET» sur le circuit complet.

Précision des résultats Elle est affectée par trois points : la précision des modèles GMIN les critères de convergence Précision des modèles Plus le modèle est proche de la réalité, plus le résultat sera précis. Attention, si le modèle inclue des résistances de très faibles valeurs, des problèmes de convergence peuvent apparaître! GMIN, conductance minimale Aux bornes de tout élément non linéaire, les simulateurs circuits introduisent des conductances GMIN pour des raisons de convergence

GMIN La valeur par défaut usuelle, GMIN = W-1 n’introduit pas d’erreur appréciable, sauf par exemple dans le cas de circuits à capacités commutées où les capacités doivent souvent «tenir» la tension sur une «longue» période de temps. Dans ce cas, essayer de mettre GMIN à 0, en espérant que le .OP convergera!

Critères de convergence 1) Méthode numérique de résolution : Les simulateurs circuits usuels formulent les lois de Kirchhoff sous forme matricielle. On peut montrer que le jeu minimum d’inconnues peut se réduire aux potentiels des nœuds du circuit (exceptée la masse - c’est la référence!) associés aux courants dans les sources de tension. Ainsi, pour traduire le fonctionnement électrique du circuit, il suffit d’écrire la loi de Kirchhoff sur les courants : qui se traduit par un système de n équations non linéaires à n inconnues vi (par souci de simplification, on appelle aussi vi le courant dans une source de tension!) :

Le nombre n est égal au nombre de nœuds du circuit plus le nombre de source de tension. A une dimension (n=1), la méthode de résolution (Newton-Raphson) s’illustre ainsi : v f(v) f(v1) f(v2) v1 v2 v¥ v3 La solution n’aura convergé qu’après une infinité d’itérations! Il faut trouver des critères d’arrêt ou critères de convergence 2) Critères de convergence : Le simulateur considère qu’il a convergé si les deux critères suivant sont vérifiés simultanément : - Critère sur le résidu (Residue Convergence Criterion - RCC) - Critère sur l’itération (Update Convergence Criterion - UCC)

a) Critère sur le résidu (Residue Convergence Criterion - RCC) : Par défaut : N.B.: «abstol» est appelé «iabstol» dans Spectre. b) Critère sur l’itération (Update Convergence Criterion - UCC) : Par défaut : N.B.: «vntol» est appelé «vabstol» dans Spectre.

Remarques : 1) Le critère relatif (reltol) permet de s’affranchir de la valeur absolue du potentiel au noeud (ou des courants entrant). Ainsi, on peut simuler des circuits à potentiels (et/ou courants) élevés ou faibles, sans avoir à ajuster le critère de convergence. 2) Le critère de convergence absolu (vntol ou abstol) permet au simulateur de converger même pour des potentiels (ou courants) très faibles. S’il n’existait pas, le critère à vérifier «retol.Vimax» serait si faible (pour des Vimax très faibles) qu’il engendrerait un nombre d’itérations trop grand, ou une impossibilité de converger en raison de la résolution minimale de la machine. 3) Le critère sur l’itération est important lorsque l’impédance au noeud i est faible : VD > 0,7V i i-1 I Une très faible variation de VD engendre une très grande variation du courant I entrant au noeud i  Le UCC sera vérifié au noeud i mais pas le RCC.

SIMULATEUR SPICE-LIKE SIMULATEUR SPICE-LIKE
Remarques : 3) Le critère sur l’itération est important lorsque l’impédance au noeud i est faible : VD > 0,7V i i-1 I Une très faible variation de VD engendre une très grande variation du courant I entrant au noeud i  Le UCC sera vérifié au noeud i mais pas le RCC. 4) Le critère sur le résidu est important lorsque l’impédance au noeud i est forte : VD < 0 i i-1 I Pour une grande gamme de VD<0, le courant I entrant au noeud i ne change pratiquement pas  Le RCC sera vérifié au noeud i alors que le UCC peut ne pas l’être!

Eléments intégrables en technologie CMOS :
Résistances R = 7 x Rcarré Rcarré n+ Nwell p+ p-sub SiO2 Nwell ou n+ Résistance «diffusée» p-sub SiO2 poly Résistance en polysilicium

TECHNOLOGIE CMOS p-sub SiO2 poly DV Résistance en polysilicium NB.: Peu sensible à T (température) et DV contrairement aux résistances diffusées Contrôle de la valeur absolue d’une résistance difficile mais appairage «facile» : Contrôle de la valeur absolue mauvais meilleur Eviter les dimensions minimales Eviter les courbures :

TECHNOLOGIE CMOS Appairage Même structure! Même température
Même forme, même taille Séparation minimale Même orientation Même voisinage Dimensions non minimales

TECHNOLOGIE CMOS Capacités Capacité poly-diffusion
Nwell n+ poly p-sub Capacité poly-diffusion Oxyde de grille Capacité poly1-poly2 SiO2 poly1 poly2 p-sub Seule capacité réalisable avec techno CMOS digitale Très bonnes capacités Valeur absolue mal contrôlée mais bon appairage Pb de résistance d’accès (Nwell) Pas de poly2 dans les technos digitales classiques

TECHNOLOGIE CMOS Transistors MOS TMOS le plus simple
SiO2 Oxyde de grille drain LOCOS grille p-sub n+ p+ bulk source W L contact En forme de I source drain grille bulk TMOS le plus simple Utilisable jusqu’à L = 20mm

TECHNOLOGIE CMOS TMOS interdigité (pour W grand) TMOS en forme
Autres formes en fonction de la forme de la grille C << CGS drain drain W D L S TMOS interdigité (pour W grand) TMOS en forme de gaufre TMOS en serpentin Attention aux densités de courant dans les pistes de métallisation Transistor long (L grand) mais compact CDB et CSB minimales Densités de courant! Int. pour R grande et commandable

TECHNOLOGIE CMOS Transistors bipolaires Bip vertical parasite
Nwell p+ p-sub Base Collecteur Emetteur Pour le bipolaire latérale, E,B et C peuvent être connectés à n’importe quel potentiel Le collecteur du bipolaire vertical doit toujours être relié au potentiel du substrat (potentiel le plus bas) Le bipolaire vertical possède généralement des caractéristiques supérieures au latéral!

BLOCS FONCTIONNELS Amplificateur de base Etude en larges signaux :
Cette étude permet notamment de déterminer les relations donnant le point de fonctionnement du circuit. La tension VIN0 = VGS0 et le rapport W/L définissent le courant Ibias dans le MOS : La résistance de charge RL et VDD définissent le point de fonctionnement en sortie :

BLOCS FONCTIONNELS Etude en petits signaux : Exemple numérique :
a) En basses fréquences : On en déduit le gain BF : Le schéma équivalent petits signaux de l’étage en basses fréquences (sans inclure les capacités)

BLOCS FONCTIONNELS Application numérique : On a d’autre part : b) Comportement en fréquences : La présence des trois capacités CGS, CDG et C’L complique l’établissement de la fonction de transfert Av(s)=vout/vin. On va donc étudier dans un premier temps l’influence de chaque capacité, individuellement.

BLOCS FONCTIONNELS On en déduit : Influence de CGS seule :
Système passe-bas de pulsation de coupure

BLOCS FONCTIONNELS D’autre part, l’impédance de sortie reste purement
Application numérique : RS petit (source de tension) : RS grand (résistance de sortie d’un étage amplificateur classique) : D’autre part, l’impédance de sortie reste purement résistive : et l’impédance d’entrée est purement capacitive :

BLOCS FONCTIONNELS Influence de C’L seule :
système passe-bas de pulsation de coupure : Application numérique : Capacité parasite des pistes de connexion (»25fF) + capacité d’entrée de l’étage qui suit (»150fF par ex.)

BLOCS FONCTIONNELS Finalement,
Application numérique : Pour un W/L=50/2, AD = 50x2 et PD = 2x(50+2), ainsi Finalement, D’autre part, l’impédance reste infinie : et l’impédance de sortie est donnée par N.B.: A haute fréquence, Zout devient capacitive.

BLOCS FONCTIONNELS La capacité CDG couple directement
Influence de CDG seule : La capacité CDG couple directement l’entrée et la sortie par contre-réaction! Le calcul de Av, sans approximation donne :

système du premier ordre
BLOCS FONCTIONNELS système du premier ordre à un pole et un zéro effet Miller

BLOCS FONCTIONNELS Application numérique : RS grand (sortie d’un étage amplificateur classique, ex. RS = 5 MW) : Tout ce passe comme si CDG avait été rabattue à l’entrée, et multipliée par |Av0|! Effet Miller

BLOCS FONCTIONNELS RS petit (ex. RS = 1 KW) : En réalité, l’effet Miller existe toujours, mais RS est si faible que c’est Z2 (cf. théorème de Miller) qui détermine la fréquence de coupure : L’effet Miller semble donc très perturbateur puisqu’il limite fortement la bande passante (fc3=31,2 kHz pour RS grand, ce qui représente le cas général dans les systèmes intégrés CMOS)

BLOCS FONCTIONNELS On en déduit :
Rappel sur le théorème de Miller : Réseau n°1 Réseau n°2 Z Réseau n°1 Réseau n°2 On en déduit : En général, si |Av| est assez grand, Z2 est négligeable et tout se passe comme si l’on rabattait à l’entrée Z multipliée par l’inverse du gain.

BLOCS FONCTIONNELS L’effet Miller semble donc très perturbateur puisqu’il limite fortement la bande, mais ce phénomène peut être utile pour stabiliser l’amplificateur. Dans ce cas, on place en parallèle avec CDG, une capacité de compensation CC Choisissons par ex. Cc = 50 fF. On a, toujours pour RS = 5 MW : Remarque : Le pôle dominant, fc3, est rendu encore plus dominant. Le zéro se rapproche aussi de l’origine mais reste tout de même à 476 MHz. Tous les pôles obtenus jusqu’à maintenant sont négatifs, c’est impératif pour la stabilité du système. En revanche la capacité CDG (ou Cc + CDG) introduit un zéro positif.

BLOCS FONCTIONNELS ! Avo < 0  - Zéro positif ou
Avec zéro positif Avec zéro négatif Zéro négatif Zéro positif ! Avo < 0  - Zéro positif ou négatif, le module reste inchangé!

BLOCS FONCTIONNELS Un zéro positif (dans le demi-plan de droite), engendre un déphasage négatif supplémentaire! réduction de la marge de phase Etude tenant compte de toutes les capacités : Le calcul est similaire à celui mené pour CDG seule.

BLOCS FONCTIONNELS On trouve :
La résolution de l’équation du second degré formée en annulant le dénominateur de Av donne les deux pôles du système :

BLOCS FONCTIONNELS Le zéro, positif, est quant à lui donné par :
Comme évoqué précédemment, Cc (donc Cm) est utilisée pour positionner les pôles et les zéros du système afin de le stabiliser. Il est donc intéressant de tracer le lieu des pôles en fonction de Cm - En général, on trace plutôt le lieu de log(|pd/n|) =f(log(Cm)) : Cm petit (Cc = 0 et Cm = CDG » 0) : En prenant Cm = 0, on obtient pour le pole dominant : de même pour pnd en remplaçant le + par un - dans la racine carrée.

BLOCS FONCTIONNELS Si (cas général) Inversement, si (notre cas!)
Le lieu log(|pd/n|) =f(log(Cm)) est une droite horizontale pour Cm petit. Cm grand (Cc ® ¥) :

BLOCS FONCTIONNELS Cm grand (Cc ® ¥) : Ainsi, le lieu log(|pd/n|) =f(log(Cm)) est une droite de pente -1 pour Cm grand. De même, pour le pôle non dominant, on obtient : et le lieu log(|pd/n|) =f(log(Cm)) est une droite horizontale pour Cm grand.

BLOCS FONCTIONNELS Cm augmentant, la séparation des
Valeur de Cm à partir de laquelle commence la séparation des pôles : f (Hz) Cm augmentant, la séparation des pôles commence lorsque les termes contenant Cm ne deviennent plus négligeables dans les expressions de pd et pnd, i.e. lorsque : fz 99 MHz fnd 3,1 MHz séparation des pôles 175 KHz fd Cm (F)

BLOCS FONCTIONNELS La séparation des pôles commence donc pour :
Inversement, pour Cm ne devenant plus négligeable, i.e. pour pnd atteint une valeur limite. Calcul simplifié des pôles du système (du second ordre) :

BLOCS FONCTIONNELS Par identification avec :
Conclusion : Pour Cm assez grand (il y a séparation), on a

BLOCS FONCTIONNELS Remarque : Il se peut (ce n’est pas notre cas) que la séparation ne soit pas suffisante (marge de phase trop faible) car le zéro s’est trop rapproché et/ou le pnd ne sait pas assez éloigné. On peut alors jouer sur gm pour éloigner à la fois le pnd et le pz! D’autre part, on peut faire une étude identique pour l’impédance d’entrée et de sortie qui sont données par :

BLOCS FONCTIONNELS Etage différentiel
Entrée différentielle - Sortie référencée à la masse Auto-polarisation de l’étage grâce au miroir de courant M3-M4. On pose :

BLOCS FONCTIONNELS La sortie s’exprime comme une
combinaison linéaire des deux entrées : e : Entrée différentielle vinc : Entrée de mode commun Avd : Gain différentiel Avc : Gain de mode commun Remarque : Les sources de tensions vINc et e ne sont pas réelles. Elles sont issues d’un artifice mathématique pratique pour l’étude de l’étage différentiel.

BLOCS FONCTIONNELS BLOCS FONCTIONNELS
Gain de mode commun : On suppose e = 0, i.e. les deux entrées de l’étage sont attaquées par une même tension vINc = VINO + vinc Le courant IB étant constant et les paires de transistors M1-M2 et M3-M4 étant constituées de transistors identiques, les courants dans chacune des branches M1-M3 et M2-M4 sont identiques, égaux à IB/2. Dans ce cas, la tension de mode commun vinc peut varier, IB restera constant et le potentiel sur le drain de M1 restera égal à VOUT0. Le gain de mode commun Avc est nul Remarque : Ceci n’est parfaitement exact que si IB est parfaitement constante. Or, IB sera réalisée par un transistor qui présentera une résistance de sortie non nulle. Ainsi, en toute rigueur, le gain de mode commun est très faible.

et d’amplifier le mode différentiel
BLOCS FONCTIONNELS Gain différentiel : L’intérêt fondamental d’un étage différentiel est de rejeter le mode commun et d’amplifier le mode différentiel Etude larges signaux Point de polarisation en sortie : La tension VGS3 est déterminée par le courant IB/2. Les deux branches M1-M3 et M2-M4 étant identiques et parcourues par le même courant IB/2, la tension sur le drain commun à M2 et M4 sera nécessairement égal à celle sur le drain commun à M1 et M3.

BLOCS FONCTIONNELS Ainsi, le point de polarisation en sortie est déterminé par : N.B. : Le point de polarisation en sortie ne dépend pas du mode commun en entrée! Dynamique de sortie : Elle est déterminée par le fait que M2 et M4 doivent rester en saturation (pour OUT- < vOUT < OUT+) afin que le gain différentiel ne soit pas affecté.

BLOCS FONCTIONNELS La dynamique de sortie (borne inférieure) dépend du mode commun! Dynamique d’entrée en mode commun (CMR) : La dynamique d’entrée en mode commun correspond à la plage sur laquelle le mode commun vINc peut varier de telle sorte que l’étage remplisse correctement sa fonction, i.e. de telle sorte que le gain de mode commun soit nul (rejet du mode commun) et que le gain différentiel soit élevé (amplification du mode diff.). Borne inférieure (CMR-) : On suppose l’étage attaqué par une même tension, vINc, sur vIN+ et vIN-.

BLOCS FONCTIONNELS Borne inférieure (CMR-) : On suppose l’étage attaqué par une même tension, vINc, sur vIN+ et vIN-. Lorsque vINc diminue, le potentiel, VA, sur la source commune à M1 et M2 suit fidèlement vINc car les VGS aux bornes de M1 et M2 restent identiques, déterminés par le courant constant IB/2. Si la source de courant IB était parfaite, VA pourrait atteindre VSS. Or la source est généralement réalisée par un transistor, M5, placé en saturation. La borne inférieure de la dynamique d’entrée en mode commun est limitée par l’entrée en linéaire de M5

BLOCS FONCTIONNELS Borne inférieure (CMR-) : Borne supérieure (CMR+) : Lorsque vINc augmente, VA augmente aussi en suivant fidèlement vINc. Or, les potentiels sur les drains de M1 et M2 sont identiques, égaux à VOUT0. Ainsi, les VDS de M1 et M2 diminueront, et leurs VGS resteront constants. Pour une certaine valeur vINc = CMR+, M1 et M2 entreront en linéaire, et le gain différentiel de l’étage chutera. La borne supérieure de la dynamique d’entrée en mode commun est limitée par l’entrée en linéaire de M1 et M2

BLOCS FONCTIONNELS Etude petits signaux
Nous avons vu que le gain de mode commun, Avc, est très faible. Il dépend principalement de la perfection de la source de courant IB. Si la résistance de sortie du transistor M5 est assez grande (i.e. L5 grand et/ou IB faible), on peut admettre que la source IB est parfaite et que Avc = 0 (Hyp. vérifiée dans la suite) Etude à basses fréquences : On suppose que les résistances de sortie de M1 et M2 sont infinies (l1 = l2 = 0). Le schéma équivalent petits signaux de l’étage différentiel attaqué par une tension e purement différentiel 

BLOCS FONCTIONNELS Le schéma petits signaux se réduit donc à :
Remarque : Si gds1 est non nul, vA sera de toute façon très faible car proportionnel à e avec un petit coefficient de proportionnalité (de l’ordre de l’unité)! Le schéma petits signaux se réduit donc à : On en déduit aisément : N.B. : C’est le gain d’un étage amplificateur inverseur classique à charge active!

BLOCS FONCTIONNELS Etude à hautes fréquences :
On suppose les résistances des sources de tension sur vIN+ et vIN- négligeables (généralement le cas). Ainsi, les pôles formés par les capacités CDG1 et CDG2 rabattues par effet Miller sur les deux entrées sont repoussés très loins et n’influenceront pas la réponse en fréquence. Ces capacités créeront aussi des zéros à gm1/CDG qui seront aussi négligeables vue les faibles valeurs de CDG. Ainsi, on peut négliger ces capacités dans le schéma petits signaux. Le potentiel vA peut toujours être considéré comme une masse virtuelle (cf. étude en basses fréquences)

BLOCS FONCTIONNELS Le calcul de la fonction de transfert donne :
Remarque : CDG4 ne donne pas lieu à un zéro positif car il n’agit pas entre l’entrée et la sortie! Le calcul asymptotique simplifié des pôles donne : Pour le pôle non dominant :

BLOCS FONCTIONNELS Pour le pôle non dominant : Remarque : Rabattue sur le drain de M1/M3, la capacité CDG4 n’est plus soumise à l’effet Miller car à la fréquence où ce pôle rentre en action, le gain entre ce nœud et la sortie est déjà faible! Pour le pôle dominant : Remarque : A la fréquence où ce pôle entre en action, le gain entre le drain de M1/M3 et la sortie est élevé. La capacité CDG4 est donc rabattue sur le nœud de sortie. Le coefficient 2 provient du fait que l’effet Miller a lieu sur «la moitié du signal».

BLOCS FONCTIONNELS Récapitulatif
Remarque concernant le zéro : Il vaut le double du pôle non dominant. Ceci est caractéristique d’un pôle agissant sur «la moitié» du signal d’entrée. Ce zéro est négatif est contribuera à rattraper le déphasage dû au pôle! Récapitulatif Un étage différentiel rejète le mode commun (Þ dynamique d’entrée en mode commun) et n’amplifie que le mode différentiel. La sortie peut alors s’écrire :

BLOCS FONCTIONNELS Le système peut alors être considéré comme un système du second ordre possédant un pôle dominant déterminé par le nœud de sortie, un pôle non dominant déterminé par le nœud de l’autre branche de l’étage, et un zéro négatif à «deux fois» le pôle non dominant. D’autre part, le gain statique est égal au gain de l’étage amplificateur classique à charge active.

BLOCS FONCTIONNELS Etages de polarisation Miroir de courant
La structure «miroir de courant» est donnée par : Sources de courant Source de courant simple : On utilise la structure du miroir de courant. Le courant de la source est donc déterminé par IIN et le rapport des W/L des transistors du miroir.

BLOCS FONCTIONNELS Résistance de sortie :
Source de courant simple : Résistance de sortie : Il faut donc augmenter L ou diminuer le courant pour que la source de courant soit de plus en plus parfaite (du point de vue basses fréquences) Tension minimale de fonctionnement : La source de courant fonctionnera correctement tant que le transistor MOUT reste en saturation :

BLOCS FONCTIONNELS Modèle petits signaux :
Remarque : CDS est proportionnelle à l’aire et le périmètre de la jonction drain-bulk! On considère VG = cste (sinon pôle non dominant à -gmIN/(2.CGS)) Etage de polarisation classique : Potentiomètre externe Charge active … …

BIBLIOGRAPHIE R. Geiger, P. Allen & N. Strader, “Design Techniques for Analog and Digital Circuits”, Mc Graw Hill Ed., 1990 K. Laker & W. Sansen, “Design of Analog Integrated Circuits and Systems”, Mc Graw Hill Ed., 1994 P. Gray & R. Meyer., “Analysis and Design of Analog Integrated Circuits”, Third Edition, John Wiley & Sons Inc.,1993 P. Allen & D. Holberg, “CMOS Analog Circuit Design”, Holt, Ronehart & Winston Ed., 1987 IEEE : Journal of Solid-State Circuit Conference (JSSC)

CONCEPTION D’UN AMPLIFICATEUR OPERATIONNEL
TOPOLOGIE : OTA (Operational Transconductance Amplifier) à compensation Miller devrait être suffisant : VDD CL Vout Ibias M6 Mp M5 M1 M3 M2 M4 Mn Cc Vin+ VSS Vin-

CAHIER DES CHARGES Dynamique de sortie :  1,3 V Dynamique d’entrée en mode commun :  1,3 V Gain statique : Avo  80 dB GBW  5 MHz Slew rate : 2V/ms

Paramètres SPICE de la technologie utilisée KP mA/V2 40 mA/V2 l (VEnLn)-1 avec VEn=50 V/mm (VEpLp)-1 avec VEp=40 V/mm VTH V V Cj fF/mm fF/mm2 Cjsw fF/mm fF/mm mj usi usi mjsw usi usi Fj V V CGB0 = 0.13 fF/mm CGS0 = 0.34 fF/mm CGD0 = 0.34 fF/mm Cox = fF/mm2 Paramètres NMOS PMOS Lmin = 0.6 mm et Wmin = 0.8 mm - Toute dimension doit être un multiple de 0.1 mm

VDD M5 M1 M3 M2 M4 Vin+ VSS Vin- Vcom=CMR+ A B Vcom   Vcom=CMR+ M1 et M2 vont entrer en régime linéaire On a supposé que les transistors devaient rester en régime saturé pour assurer un fonctionnement correct de l’ampli! CMR+ correspond à la limite de fonctionnement des transistors en régime saturé. VDS(M1) = VDS(M2) = VB-VA = VDSsat(M1) = VGS (M1) -VTn = CMR+ -VA -VTn Soit : VB = CMR+-VTn 

On en déduit la condition sur CMR+ : Vcom   Vcom=CMR-  M5 va entrer en régime linéaire. D’où et Soit : On en déduit la condition sur CMR- :

VDD M5 M1 M3 M2 M4 Vin+ VSS Vin- Vo A B e 2 On suppose l1= l2= l5= 0. l5= 0  I5= Cste l1= l2= 0   VDS(M1) = VDS(M2) pour V+= V-=Vcom  [CMR-,CMR+], I1=I2=I5/2  VDS(M3) = VDS(M4) = Cste même si l3= l4 0 La tension de sortie de l’étage différentiel (drain commun à M2 et M4) reste donc constant. Soit Avc = vout/vcom = 0 (Vout = Cste) gm3vgs4 IN- +e/2 IN+ gm3+gds3 gds4 gm1vgs1 gm2vgs2 A vgs4 vgs2 vgs1 -e/2 L’étage d’entrée est attaqué par un signal purement différentiel e de petite amplitude autour de le tension de polarisation Vo (l1= l2= 0  gds1= gds2 = 0)

gm3vgs4 IN- +e/2 IN+ gm3+gds3 gds4 gm1vgs1 gm1vgs2 A vgs4 vgs2 vgs1 -e/2 gm1(vgs1+vgs2 ) = 0 Soit : vgs1+vgs2 = 0 Or : vgs1-vgs2 +e = 0 D’où : vgs1 = -vgs2 = e /2 vA + vgs1+e/2 = 0 Finalement, on ne déduit : vA = 0 L’étage différentiel est maintenant attaqué par des signaux quelconques v+ et v- (autour de la tension de polarisation Vo) : Dans la pratique, Avc est très faible mais pas totalement nul car l1, l2 et l5 ne sont pas parfaitement nuls!

On suppose que VD5 est une masse virtuelle, donc VA = 0 l1 0 et l2  0, il faut donc tenir compte de gds1 et gds2 On suppose M3 identique à M4 et M2 identique à M1 On en déduit donc le nouveau schéma équivalent gm3vgs4 IN- +e/2 IN+ gm3+gds3 gds4 gm1vgs1 gm1vgs2 A vgs4 vgs2 vgs1 -e/2 -e/2 -gm1e/2 gm3v+gm1e/2 IN- +e/2 IN+ gds1+gds3 gds1+gds3+gm3 v vout

et La résistance de sortie est donnée par : e gm1e vout rs

Mn peut être considéré comme une source de courant car il va fonctionner en régime saturé tant que l’AO reste en régime linéaire L’offset aléatoire est principalement du à la différence des tensions de seuil entre M1etM2 Pour e = 0, si le point de polarisation en sortie de l’étage différentiel ne correspond pas au point de polarisation de l’étage de gain qui suit (son point de commutation), la sortie de l ’A.Op va dévier de zéro pour s’adapter au point de polarisation de l’étage d ’entrée entraînant ainsi un offset systématique (offset de compensation). Cet offset sera nul si : e = 0  Soit,

Slew rate limite la vitesse de montée et de descente des signaux de sortie SR- : Vitesse de descente VDD M1 M3 VSS Vin- M2 M4 Vin+ CL Mp CC In I5 + OTA CL VDD VSS Au basculement sur les entrées : M1 devient passant et M2 bloqué  I5 passe dans la branche M1/M3 M4 laisse passer le même courant I5 que M3, or M2 est bloqué  I5 passe dans CC Soit :

Remarque : En toute rigueur, le courant passant dans Mp ne vaut pas In, mais In-I5- ICL où ICL= I5(CL/CC) est le courant de décharge de CL. Lors de la chute linéaire de la tension de sortie de l’A.Op, le potentiel VG de Mp est donc fixé à : Remarque : Cette équation n’est vérifiée que si In-I5- ICL  0 In  I5(1+CL/CC)  Mp se bloque et CL est déchargée à la vitesse de (In-I5)/ CL qui correspond à une limitation du slew rate dite externe car provenant d’une capacité de charge CL trop élevée!

On démontre de la même manière que pour une tension de sortie variant de VSS à VDD, on obtient : Pour construire le schéma équivalent petits signaux, on considère que Mn se comporte comme une source de courant (remplacée par sa résistance interne 1/gdsn) : Cm e gm1e vout rs gmpv gdsn+gdsp Cin v Cout

Cm avec e gm1e vout rs gmpv gdsn+gdsp Cin v Cout Cin # CGSp Cm = CGDp + Cc Cout = CDSn + CGDn + CDSp + CL En tenant compte des capacités : On en déduit donc :

Avec et Le zéro de la fonction de transfert est donné par : Les deux pôles sont déterminées en résolvant l’équation du second ordre obtenue par l’annulation du dénominateur de la fonction de transfert :

En toute rigueur, il convient de tracer le lieu des pôles en fonction de Cm (ou tout au moins les asymptotes), afin de déterminer le point de séparation des pôles  notion de pôle dominant et non dominant. On peut montrer que la séparation des pôles commence pour : sachant que M # AV2

Sachant que Cm # CC grand et qu’il y a séparation des pôles, on peut calculer pd et pnd très rapidement. Le dénominateur de la fonction de transfert s’écrit : Par identification avec le dénominateur de la fonction de transfert, on obtient : et Finalement, on obtient :

L’A.Op conserve ces caractéristiques optimales tant que ses transistors restent en régime saturé. En particulier, Mn et Mp doivent rester en saturation pour que le gain AV2 de l’étage de sortie reste élevé. Mn est en saturation si : Mp est en saturation si :

On choisit CL=5pF! L’A.Op fonctionne soit en intégrateur (générateur de rampe), soit en «remise à zéro» Ccomp : Capacité d’entrée du comparateur Rsource : Résistance de sortie du générateur de courant Ic (considérée comme infinie) Cin(MOS) : Capacité d’entrée de de l’A.Op (sur l’entrée inverseuse) + OTA Cout VREF Cin(MOS) Rsource Cout = Ccomp (en mode reset) Cout = C + Ccomp (en mode intégrateur) L’A.Op voit donc en permanence une capacité inférieure à Cin(MOS), capacité que l’on ne connaît pas a priori (Taille du transistor d’entrée de l’A.Op). Néanmoins, on est certain que cette valeur ne dépassera pas 5pF! Nous choisirons donc cette valeur très conservatrice pour concevoir l’A.Op.

fd fnd Av0 -20dB/dec -40dB/dec log(f)

Comme GBW  fd, on a : On en déduit : Un zéro dans le plan de droite réduit la marge de phase, son influence se faisant d’autant plus sentir qu’il est proche de l’origine. On a donc intérêt à maintenir ce zéro assez éloigné de l’origine. On choisit donc fz = 10 GBW, d’où : L’influence du zéro sur la marge de phase est alors négligeable. De même, en choisissant fnd = 3 GBW, le pôle non dominant ne réduira la marge de phase que de arctan(1/3) # 18.5° On obtient donc : PM = # 67°

PM = 67°  fz = 10 GBW et fnd = 3 GBW Il suffira de choisir Nous prendrons donc : CC = 1.5 pF SR : CMR+ :

CMR+ : On en déduit : W3 = 0.8 mm L3 = 16.7 mm GBW : On en déduit : W1 = 3.7 mm L1 = 0.6 mm

CMR- : négligeable On en déduit : W5 = 0.8 mm L5 = 1.5 mm MP : MP 

On en déduit : Wp = 5.7 mm Lp = 0.6 mm Offset systématique :

Offset systématique : On en déduit : Wn = 31.8 mm Ln = 0.6 mm Vérification de OUT+ : Soit : La condition est vérifiée ( =1.25)!

Vérification de OUT- : La condition sur OUT- est également vérifiée! Vérification du gain :

Vérification du gain : La condition sur le gain est donc vérifiée Etage de polarisation : M5 et M6 fonctionnent en régime saturé et sont montés en miroir de courant On en déduit : W6 = 3.2 mm L6 = 0.6 mm

Remarque : VDD 0,8/16,7 0,8/16,7 M3 M4 5,7/0,6 Mp 130kW Vin- M1 M2 Vin+ Cc 1,5pF Vout 3,7/0,6 3,7/0,6 CL M6 0,8/1,5 Mn M5 31,8/0,6 3,2/0,6 VSS

Vin- VDD CL Vout M6 Mp M5 M1 M3 M2 M4 Mn Cc Vin+ VSS 3,7/0,6 0,8/16,7 0,8/1,5 8,0/1,5 5,7/0,6 79,5/1,5 130kW 1,5pF

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