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OBJECTIFS DE SACLAY POUR LA LTDB: EVOLUTION A COURT TERME (2013+) Board de validation(LTDB_EVAL) 64 Voies. 8 Câblées. Mezzanine numérique TEST LAL OCTUPLE ADC DOUBLE DAC FPGA SIMULATIONS SPICE Contrôle et analyse PROM Système ouvert 16/09/2013HD /FL/PS/EZ1 MODELE MECANIQUE 3D de la LTDB complète 320 VOIES
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16/09/2013HD /FL/PS/EZ2 SCHEMA DES 8 VOIES CABLEES
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16/09/2013HD /FL/PS/EZ3 2 POLES: ACTIF ET L - R 50Ω en série sur chaque branche 100Ω à l’entrée de l’ADC 50Ω en série sur chaque branche 100Ω à l’entrée de l’ADC Dynamique en sortie du linear mixer: environ ± 2.5V autour de 1.3V (entre 3.8V et -1.2V). Sur le backplane, ± 1.25V autour de 0.65V Gain: Pour 1.9V : différentiel = 1.97V Pour -0.6V : différentiel = -1.97V Gain: Pour 1.9V : différentiel = 1.98V Pour -0.6V : différentiel = -1.98V Résistance d’entrée effective:
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16/09/2013HD /FL/PS/EZ4 RESULTATS: POINTS DE POLARISATION SIMULES ET MESURES
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Somme sur voies avec pôle actif 16/09/2013HD /FL/PS/EZ5 RESULTATS: BANDES PASSANTES Source 0dBmPôle actifPôle L-R
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