1 3.4 Microprocesseurs et bus 3.4.1 Microprocesseurs © Béat Hirsbrunner, University of Fribourg, Switzerland, 6 December 2006.

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1 1 3.4 Microprocesseurs et bus 3.4.1 Microprocesseurs © Béat Hirsbrunner, University of Fribourg, Switzerland, 6 December 2006

2 2 3.4.2 Bus

3 3

4 4 3.4.3 Largeur de bande d’un bus

5 5 3.4.4 Cadencement - Bus synchrone Hypothèse T x = 25 ns Temps nécessaire pour le changement d'un signal = 1 ns Lecture de la mémoire après que l'adresse soit stabilisée sur le bus ≤ 40 ns Conditions (pour une lecture) (T 1 - T AD ) + T 2 + (0.5*T 3 - T DS ) = 46.5 ns ≥ 40 ns (0.5*T 1 - T M ) + T 2 + (0.5*T 3 - T DS ) = 37 doit suffire pour que les données soient disponibles sur le bus après l'activation de MREQ et RD

6 6 3.4.4 Cadencement - Bus synchrone

7 7 3.4.4 Cadencement - Bus asynchrone

8 8 3.4.5 Arbitrage du bus

9 9 … pas du tout trivial … / … gar nicht trivial …

10 10 3.4.6 Divers modes fonctionnels d’un bus A «block read transfer» of 4 words takes 6 cycles instead of 12 (= 4*3 cycles as in « fig. 3-37 », at least if the first word can be read in 40 nsec and the following ones in 25 nsec !)

11 11 3.4.6 Divers modes fonctionnels d’un bus 1.An I/O device asserts IRx 2.The Interrupt controller 8259A asserts INT (INTerrupt) 3.When the CPU is able to handle the interrupt, it asserts INTA (INTerrupt Acknowledge) 4.The Interrupt controller 8259A transfers the needed information to the CPU