ELE6306 : Test de systèmes électroniques Adaptation d’une interface de communication pour implants en vue du test Laurent Aubray, Dominique Pâquet-Ferron.

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1 ELE6306 : Test de systèmes électroniques Adaptation d’une interface de communication pour implants en vue du test Laurent Aubray, Dominique Pâquet-Ferron Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

2 Projet, ELE6306 - avril 15École Polytechnique de Montréal 1 Plan +Description de la puce  Fonctionnalité +Problèmes avec les logiciels  Compilation du code  Librairies +Analyse des modules  Méthode d’analyse  Modifications pour le test  Problèmes de testabilité

3 Projet, ELE6306 - avril 15École Polytechnique de Montréal 2 Plan - Suite +Unification du « top level » avec ses modules  Problèmes +Résultats  Taux de couverture Avant vs Après  Plots  Surface +Améliorations  Nombre de plots  100 % taux de couverture? +Conclusion

4 Projet, ELE6306 - avril 15École Polytechnique de Montréal 3 Description de la puce +Puce IMP : Interface de communication entre implants et contrôleurs  Fonctionnalité  Versatilité 3 Paramètres configurables  Complexité 3 Modules et sous modules

5 Projet, ELE6306 - avril 15École Polytechnique de Montréal 4 Problèmes avec les logiciels + Design_analyzer, DFTAdvisor et FastScan  Compilation du code  Librairies pour 0,18 microns  CMC

6 Projet, ELE6306 - avril 15École Polytechnique de Montréal 5 Analyse des modules

7 Projet, ELE6306 - avril 15École Polytechnique de Montréal 6 Analyse des modules - suite +Insertion de chaîne(s) de scan  Synchronisation des bascules sur des horloges et non des signaux internes  Reset doit être contrôlé par une entrée primaire  Aucune rétroaction entre les sorties et les entrées des bascules +Sinon il est impossible d’introduire une chaîne de scan!!

8 Projet, ELE6306 - avril 15École Polytechnique de Montréal 7 Analyse des modules - suite  Problèmes de testabilité  Exemple de rétroaction

9 Projet, ELE6306 - avril 15École Polytechnique de Montréal 8 Analyse des modules - suite  Problèmes de testabilité  Bascule synchronisée sur un signal interne  Sortie influencée par deux horloges

10 Projet, ELE6306 - avril 15École Polytechnique de Montréal 9 Analyse des modules - suite +Méthodologie de modification des modules  Examen du code VHDL pour détecter tout problème évident de testabilité  Examen du circuit au niveau RTL dans Design Analyzer pour les fautes moins évidentes +Cependant, lors de la compilation, Design Analyzer trouve des façons particulières d’optimiser le circuit, ce qui entraîne d’autres erreurs de testabilité.

11 Projet, ELE6306 - avril 15École Polytechnique de Montréal 10 Analyse des modules - suite +Exemple

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18 Projet, ELE6306 - avril 15École Polytechnique de Montréal 17 Analyse des modules - suite  Solution : insertion de points de contrôlabilité

19 Projet, ELE6306 - avril 15École Polytechnique de Montréal 18 Analyse des modules - suite  Méthode d’insertion de points de contrôlabilité Signal ­nom_du_signal_test : std_logic; Test_process : process ( liste de sensibilité ) Begin If TEST_MODE = `1` nom_du_signal_test <= Clk; else nom_du_signal_test <= nom_du_signal_original; end if; end process;  Ensuite on remplace les références à nom_du_signal_original par nom_du_signal_test

20 Projet, ELE6306 - avril 15École Polytechnique de Montréal 19 Unification des niveaux hiérarchiques +Problèmes  Câblage  Plots ajoutés dans les différents modules  Incompatibilité des signaux de type « Bus » en verilog

21 Projet, ELE6306 - avril 15École Polytechnique de Montréal 20 Résultats +Taux de couverture Circuit OriginalCircuit DFT Taux de couverture 15%94,5% Temps de CPU> 15 heures3,33 sec Nombre de vecteurs Très élevé550 Test achevéNonOui

22 Projet, ELE6306 - avril 15École Polytechnique de Montréal 21 Résultats - suite +Chaîne de scan  8 chaînes ajoutées (séparées en fonction des horloges)  733 bascules sur 766 sont testables (95,7%) +Plots d’entrée et de sortie  1 TEST_MODE  1 scan_enable  8 scan_in et 8 scan_out +Surface  Avant = 95 964 cellules  Après = 97 777 cellules

23 Projet, ELE6306 - avril 15École Polytechnique de Montréal 22 Améliorations +Plots d’entrées et de sorties  18 plots ajoutés pour les chaînes de scan => beaucoup trop!  TEST_MODE et scan_en – même plot  Réduire le nombre de chaînes de scan – utilisation d’une seule horloge pour toutes les chaînes  Réutilisation des plots inutilisées en mode test pour scan_in et scan_out  100 % taux de couverture???

24 Projet, ELE6306 - avril 15École Polytechnique de Montréal 23 Conclusion +Étapes parcourues:  Problèmes de librairies, de compatibilité  Problèmes de testabilité avec DFTadvisor  Problèmes de câblage, de non reconnaissance de plots rajoutés... +En résumé, le design pour la testabilité est nettement plus difficile qu’il ne le paraît... +Il est préférable de faire le design pour la testabilité parallèlement à la conception de la puce

25 Projet, ELE6306 - avril 15École Polytechnique de Montréal 24 Questions