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Le VHDL Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Les langages HDL (Hardware Description Language)
VHDL (Very high speed / scale HDL) Verilog AHLD (Altera HDL) Abel (inadapté aux FPGA) Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Applications du VHDL Modélisation Synthèse S<=a after 5 ns ;
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Structure du programme
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Exemple de programme (TP1)
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Exemple de programme (TP1)
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L’entité L’instruction « Port » ; L’instruction « Generic » ;
Les directions : « in » « out » « inout » « buffer » Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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L’entité Les types : « integer »
de à 231 –1 ; limité par « range Mini to Maxi ». « bit » et « bit_vector (0 to N) ou « bit_vector (N downto 0) » état 1 ou 0 . « std_logic » et « std_logic_vector (0 to N) ou « std_logic_vector (N downto 0) » état 1 , 0 ou Z (haute impédance) . nécessite la bibliothèque « ieee.std_logic_1164.all ». « boolean » true ou false. Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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L’architecture Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Objets, littéraux les objets : notation des littéraux : « signal »
« variable » « constant » notation des littéraux : bits et caractères : ‘0’ chaînes : ’’ ’’ nombres décimaux : _000 1E E3 nombres hexadécimaux : 16#’’1AFF’’ x’’1AFF’’ Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Les agrégats Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Instructions séquentielles et concurrentes
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Les instructions concurrentes
affectation simple affectation conditionnelle affectation sélective boucle « process » Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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le « process » et les instructions séquentielles
le « process » contient les instructions séquentielles : le « process » permet de décrire des bascules à fronts d’horloge Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Les instructions séquentielles
Le test « if..then..elsif...else..end if » Le test « case..when..end case » Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Les instructions séquentielles
La boucle « for..in..to..loop..end loop » La boucle « while..loop..end loop » L’attente « wait until » Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Exemples de programmes
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Exemple de programmes Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Exemple de programme Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Exemple de programme Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Les tableaux Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Exemple de programme Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Machines d’états Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Machines d’états Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Composants et paquetages
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Composants (exemple) Programmation des CPLD et FPGA avec Quartus II ENSET d'Oran / IUFM Aix Marseille mai
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Définition d’un paquetage
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Utilisation d’un paquetage
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