Expérience ILC Informatique pour la R&D des détecteurs silicium par Diego Terront Expérience ILC Informatique pour la R&D des détecteurs silicium par Diego.

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1 Expérience ILC Informatique pour la R&D des détecteurs silicium par Diego Terront Expérience ILC Informatique pour la R&D des détecteurs silicium par Diego Terront 27 juin 2011 Séminaire Informatique au LPNHE

2 2 Introduction International Linear Collider  Futur détecteur linéaire de particules en silicium destiné à succéder au Large Hadron Collider.  Il est conçu pour atteindre une énergie de collision entre électrons et positrons à 500 GeV initialement.  Longueur entre 30 et 50 km 10 fois de plus que celui de 50 GeV basée a Stanford  Deux propositions de détecteurs ont été approuves : ILD et SID

3 La technique du LPNHE en ILC 3  R&D de détecteurs a microbandes avec des transferts à l'industrie  Le traitement de surface des wafers de silicium  Design ASIC VA1 pour son intégration dans le détecteur  Cage transportable  L’étude sur banc de test de mesure au laboratoire : Table XYZ motorisée, télécommandable, alignement laser infrarouge, simulation d’une particule, possibilité de recevoir une source radioactive, entièrement pilotée par LabView  Banc de positionnement et collage des senseurs  Le développement d’une infrastructure de test : chaîne de DAQ hardware et software

4 Buts de l’implication informatique Développement d’une infrastructure de test : chaîne de DAQ hardware et software 4  Construire un système d’acquisition DAQ optimisé pour la prise de données à partir d’un circuit programmable (FPGA) et d’un lien USB  Permettre de vinculer la lecture des canaux sur un chip VA1 (ASIC) et numérisée sur des ADC pour finalement les rendre disponibles en sortie sur un PC

5 Buts de l’implication informatique Chaîne de DAQ hardware et software 5 ADC1 Carte fille FPGA ADC2 ADC4 VA1 EUDET CERN Server side Disk 128 Canaux ADC2 Configuration DAQ frontend soft USB Testbench side Detector side

6 Buts de l’implication informatique Test du chip VA1 de récente conception 6  « The VA1’ ASIC is a 128 channel low-noise/low power charge sensitive preamplifier-shaper circuit, with simultaneous sample and hold, multiplexed analogue readout and calibration facilities »

7 Buts de l’implication informatique Construction d’un protocole de communication entre le PC et la carte fille 7  La carte fille permet d’interfacer le PC et la VA1  Incorpore une FPGA Altera et une connectique USB1  La FPGA intègre ce protocole en VHDL  Un serveur envoie vers la carte fille la configuration de test et les signaux pour démarrer la lecture et récupérer les données numérisés

8 Technologie DAQ Midas (Maximum Integrated Data Acquisition System) « DAQ system » cree par Triumf et PSI 8  « Run Engine » performant  Librairies en C et des applications utilisateur  « Framework Frontend » et « analyzer ». On ne fait qu’écrire l’user code.  Transport des événements (multiple producteurs et consommateurs)  Configuration centrale via une « online database » (ODB)  Système de « logs », de « slow control » et d’alarme  Excellente documentation

9 Technologie DAQ 9 mhttpd

10 Réalisations Programme de lecture « frontend » et de configuration pour le VA1 10 ① Connexion vers l’interface USB Interface FTDI Linux ② Transmission de la configuration de base vers VA1 via la carte fille Lecture des paramètres stockés dans une base de configuration (ODB): trigger ext/int, nombre d’ADCs, relations entre VA1 et ADC, etc. ③ Read Altera Event Création d’un « bank » MIDAS pour contenir les données d’un événement Transmission des commandes pour obtenir les données depuis la carte fille et les valider Insertion des données dans le « bank » MIDAS HEADER (13) DATABYTES (256)

11 Réalisations Gestion et control central 11  Interface web  Possibilité de gérer la configuration des composants du test et du « run »  Interaction complète sur le « run »  Affichage de problèmes  Historique et log  Visualisation des fichiers produits

12 Réalisations Intégration pour test EUDET 12  Réalisation de tests au LPNHE sur une source simulée  Tests avec une carte fille prototype  Génération des fichiers de données pour l’analyse avec des outils indépendants (ROOT, python)  Intégration sur un serveur au réseau du CERN en 10/2010 pour les tests en faisceau du télescope EUDET

13 Résumé des activités 13  Comparer solution NARVAL vs MIDAS  Implémenter protocole de communication carte fille et PC  Redéfinir driver USB FTDI  Créer une ODB pour les composants du banc de test  Ecrire programme « frontend »  Définition de format de banc de données et de fichiers  Intégration sous MIDAS et adaptation des interfaces  Documentation administrateur et utilisateur  Tests en simulation et en faisceau  Publication des sources et documentation

14 Solution Protocole de communication PC - carte fille 14 To boardFrom board 0x01 Config ⇒ ADCs per VA1 x 12 ⇒ signal reset ⇒ signal hold ⇒ signal laser ⇒ maximum of VA’s ⇐ 0xAA 0x02 Stop ⇐ 0xAA 0x03 Reset ⇐ 0xAA 0x04 Reload config ⇐ 0xAA 0x05 Soft Trigger ⇐ 0xAA 0x06 External Trigger ⇐ 0xAA 0x07 Read ⇐ Event number ⇐ ADC & VA1 ⇐ 256 bytes ⇐ 0x55 0x08 Get Config ⇐ Same parameters as 0x01 ⇐ 0xAA

15 Solution Frontend program 15

16 Solution Interface 16

17 Résultats 17  Le LPNHE a fait la validation des prototypes par des tests en laboratoire/faisceau en octobre 2010  Les test du DAQ sous faisceau ont duré plusieurs jours sans erreur d’execution.  La solution MIDAS a été reçue favorablement par les utilisateurs malgré le changement de système NARVAL en MIDAS.  Quelques difficultés pour mieux avancer dans la partie d’analyse online par manque de manpower de la manip.  L’analyse a été faite par un physicien en utilisant les fichiers obtenus  Des difficultés pour l’analyse des fichiers ASCII en 8 bits contenant des 0’s. Réglé rapidement en changeant le format du fichier.

18 Conclusions 18  Il est indispensable de bien étudier les besoins et définir un cahier des charges réalisable.  Préférer les solutions pragmatiques aux solutions idéales  Ne hésiter pas a discuter autour des électroniciens et physiciens pour bien valider le cahier de charges.  Faire attention a bien faire respecter les engagements de disponibilité et les compromis établis préalablement pour nos activités au sein d’un projet.