22 Mai 2008Jacques Lefrancois1 RÉALISATION DU LAL DANS LHCB Les participantsLes participants Un peu d'historiqueUn peu d'historique Les réalisationsLes.

Présentation au sujet: "22 Mai 2008Jacques Lefrancois1 RÉALISATION DU LAL DANS LHCB Les participantsLes participants Un peu d'historiqueUn peu d'historique Les réalisationsLes."— Transcription de la présentation:

1 22 Mai 2008Jacques Lefrancois1 RÉALISATION DU LAL DANS LHCB Les participantsLes participants Un peu d'historiqueUn peu d'historique Les réalisationsLes réalisations Électronique Les cartes FE et la première partie du trigger L0-calo Le CROC (calorimeter readout card) Le specs Les tests de PMT Panoramix et des réalisations software d'utilisation générale Les grosses frayeurs! Ce qu'on a apprisLes grosses frayeurs! Ce qu'on a appris

2 22 Mai 2008Jacques Lefrancois2 Les participants Au début (1997) d'Almagne, O. Callot, B. Delcourt, F. Fulda, A.Jacholkowska, B.Jean-Marie, I. Videau, J.L. => commencement des discussions avec LHCbAu début (1997) d'Almagne, O. Callot, B. Delcourt, F. Fulda, A.Jacholkowska, B.Jean-Marie, I. Videau, J.L. => commencement des discussions avec LHCb Pour les discussions initiales et les idées d'électronique => premières discussions avec A. Hrisoho, D. Breton, C. BeigbederPour les discussions initiales et les idées d'électronique => premières discussions avec A. Hrisoho, D. Breton, C. Beigbeder + Coté physicien(ne) : FF. Machefert, M.H. Schune, P. Robbe, S.Barsuk + thésards => R.Beneyton, Y. Amhis, Wen-Bin Quian, V. Iakovenko, A. Martens+ Coté physicien(ne) : FF. Machefert, M.H. Schune, P. Robbe, S.Barsuk + thésards => R.Beneyton, Y. Amhis, Wen-Bin Quian, V. Iakovenko, A. Martens +Coté électronique K. Truong(ampli), V. Tocut (ampli+ chip timing), T.Cacéres, D.Charlet, O. Duarte, Beng Ky + P.Imbert+ équipe réalisation+Coté électronique K. Truong(ampli), V. Tocut (ampli+ chip timing), T.Cacéres, D.Charlet, O. Duarte, Beng Ky + P.Imbert+ équipe réalisation Mécanique aide de J.M. Noppe, R. CizeronMécanique aide de J.M. Noppe, R. Cizeron Software G. Barrand sur Panoramix et équipe contrôle- commande :C. Pailler+ XXSoftware G. Barrand sur Panoramix et équipe contrôle- commande :C. Pailler+ XX

3 22 Mai 2008Jacques Lefrancois3 Le détecteur LHCb

4 22 Mai 2008Jacques Lefrancois4 Electron. platform modules Beam plug Requirements  E t of electrons, photons and π 0 for L0 trigger  reconstruction of π 0 and prompt γ offline  particle ID PMT and CW base Pb/Sc stack R/O part  Shashlik technology  6016 detector cells/R-O channels  Volume ratio Pb:Sc = 2:4 (mm)  25 X o, 1.1 λ depth  Light yield: ~3000 ph.e./GeV Middle module Inner module Outer module 3312 shashlik modules Electromagnetic calorimeter (ECAL) ~42 cm 12 cm 52 modules = 6.3 m 32 modules 3.9 m

5 22 Mai 2008Jacques Lefrancois5 Hadron calorimeter (HCAL) particles PMT fibers light-guide Electron. platform modules Beam plug Module with optics assembled 52 modules with longitudinal tiles CW base PMT housing  Fe-Scintillator tile calorimeter  52 modules, 1468 detector cells/R-O channels  5.6 λ depth  Tile-to-tile spread: r.m.s. < 5% scintillators Requirements  E T of hadrons for L0 trigger (e.g. B → ππ, B → D s K)  particle ID 16 R-O cells 4 m 26 modules = 6.5 m

6 22 Mai 2008Jacques Lefrancois6 Un peu d'histoire A notre arrivée dans LHCb (mi?-97) => une LOI Ao û t 1995 existait avec un design de principe. => intérêt de notre part sur le caloA notre arrivée dans LHCb (mi?-97) => une LOI Ao û t 1995 existait avec un design de principe. => intérêt de notre part sur le calo Le HCAL était en TileCal comme dans Atlas. Il servait au trigger L0 40MHz ->1MHzLe HCAL était en TileCal comme dans Atlas. Il servait au trigger L0 40MHz ->1MHz Le ECAL était en Shaslik (comme Herab) => trigger et physiqueLe ECAL était en Shaslik (comme Herab) => trigger et physique Sketch d'un PS. Pas de SPD. Le nombre de cellules XCAL leur taille le nombre de zones de taille différente était à définir.Sketch d'un PS. Pas de SPD. Le nombre de cellules XCAL leur taille le nombre de zones de taille différente était à définir. La lecture était par PMT. L'électronique était à définir mais le principe d'un pipeline d'environ 4 microsec avant un L0 existait.La lecture était par PMT. L'électronique était à définir mais le principe d'un pipeline d'environ 4 microsec avant un L0 existait. Optimisation =>Technical proposal en février 1998 : encore souvent des choix à faire par exemple pour le type de trigger ECAL/HCAL. Choix fixés dans TDR du calo en sept 2000 et dans TDR du trigger en Sept 2003Optimisation =>Technical proposal en février 1998 : encore souvent des choix à faire par exemple pour le type de trigger ECAL/HCAL. Choix fixés dans TDR du calo en sept 2000 et dans TDR du trigger en Sept 2003

7 22 Mai 2008Jacques Lefrancois7 Choix de l'électronique des calo (FE ECAL=FE HCAL) Utiliser le fait que l'impulsion PMT est rapide et la forme "fixe" (beaucoup de photoélectrons), pour former les impulsions tout en 25ns: pas de "spill over" => ampli dont l'intégration se fait en 25ns puis on resoustrait => 0 au 25ns suivant.Utiliser le fait que l'impulsion PMT est rapide et la forme "fixe" (beaucoup de photoélectrons), pour former les impulsions tout en 25ns: pas de "spill over" => ampli dont l'intégration se fait en 25ns puis on resoustrait => 0 au 25ns suivant. ADC 12 bits 40MHzADC 12 bits 40MHz 2 ASIC conçus et testés au labo: ampli et "delay chip" => autre labo2 ASIC conçus et testés au labo: ampli et "delay chip" => autre labo Traitement digital du signal dans des FPGA: soustraction dynamique du piédestal (plus petit des deux samples précédents, + autre méthode, au choix)Traitement digital du signal dans des FPGA: soustraction dynamique du piédestal (plus petit des deux samples précédents, + autre méthode, au choix) Le trigger calorim è tre se fait sur l' é nergie transverse dans un cluster => id é e du LAL: le trigger doit se faire en digital mais doit être int é gr é dans l' é lectronique le plus tôt possible apr è s l'ADCLe trigger calorim è tre se fait sur l' é nergie transverse dans un cluster => id é e du LAL: le trigger doit se faire en digital mais doit être int é gr é dans l' é lectronique le plus tôt possible apr è s l'ADC

8 22 Mai 2008Jacques Lefrancois8 Schematics of calorimeters Front-End Electronics SPD VFE ADC L0 Pipeline SPD PreShower 3 m Optical fibre MAPMT PRS VFE Digital 15-25 m Analogue 15-25 m Readout CROC Card +TELL1 Trigger Validation Card ADC L0 Pipeline ECAL HCAL same electronics PM Analogue 12 m clip Readout CROC CARD +TELL1 FE-cards chips on VFE card Trigger Validation card

9 22 Mai 2008Jacques Lefrancois9 Choix d'électronique : partie trigger Un trigger doit se faire sur un cluster: choisir 2X2 cellules => il faut aller chercher l'information des voisins en dehors d'une carte: une carte = 32 voies = 4X8 => traitement de 5X9 cellulesUn trigger doit se faire sur un cluster: choisir 2X2 cellules => il faut aller chercher l'information des voisins en dehors d'une carte: une carte = 32 voies = 4X8 => traitement de 5X9 cellules On peut garder l'information du (ou des?) candidat le plus intéressant d'une carte (le plus grand Pt) ceci diminue la quantité d'information à faire remonter. On continue le même principe avec deux cartes sp é cialis é es par crate (cartes validation).On peut garder l'information du (ou des?) candidat le plus intéressant d'une carte (le plus grand Pt) ceci diminue la quantité d'information à faire remonter. On continue le même principe avec deux cartes sp é cialis é es par crate (cartes validation). IL Y A UN TRÈS, TRÈS GRAND AVANTAGE À FAIRE FONCTIONNER UN TRIGGER EN MODE SYNCHRONE EN PIPELINE => MOINS D'IMPRÉVU+ DEBUGGING PLUS AISÉIL Y A UN TRÈS, TRÈS GRAND AVANTAGE À FAIRE FONCTIONNER UN TRIGGER EN MODE SYNCHRONE EN PIPELINE => MOINS D'IMPRÉVU+ DEBUGGING PLUS AISÉ Après TP de 1998 choix LHCb entre 3DFlow (computer) et notre système pipeline avec FPGA. Système LAL choisi en Mars 99.Après TP de 1998 choix LHCb entre 3DFlow (computer) et notre système pipeline avec FPGA. Système LAL choisi en Mars 99.

10 22 Mai 2008Jacques Lefrancois10 Le problème des radiations Comme toute électronique dans une zone de radiation, les composants doivent survivre mais dans des crates à > 3m du faisceau ce n'est pas critique (100 rads par an)Comme toute électronique dans une zone de radiation, les composants doivent survivre mais dans des crates à > 3m du faisceau ce n'est pas critique (100 rads par an) Le vrai problème est causé par des neutrons qui cassent le Si => recul avec un grand DE/DX => latchup ou SEU changement de bits 0->1 ou 1->0.Le vrai problème est causé par des neutrons qui cassent le Si => recul avec un grand DE/DX => latchup ou SEU changement de bits 0->1 ou 1->0. Sur les données, pas de problèmes si quelques bits/jour et 10**11 evts par jour!Sur les données, pas de problèmes si quelques bits/jour et 10**11 evts par jour! Mais sur les constantes dans les calculs dans les FPGA => problème => protection par TVR (triple registre +vote majoritaire)Mais sur les constantes dans les calculs dans les FPGA => problème => protection par TVR (triple registre +vote majoritaire) Pour les programmes dans les FPGA => catastrophe !!! (ex Altera à quelques mètres du faisceau en test radiation => crash du programme toutes les 5 minutes !!!Pour les programmes dans les FPGA => catastrophe !!! (ex Altera à quelques mètres du faisceau en test radiation => crash du programme toutes les 5 minutes !!!

11 22 Mai 2008Jacques Lefrancois11 Problème des radiations (II) Solutions pour les FPGA évoluent entre 2001 et 2005-2006Solutions pour les FPGA évoluent entre 2001 et 2005-2006 Le matériel disponible évolue rapidementLe matériel disponible évolue rapidement Solution FPGA antifuse : SX puis AX d'ACTEL le programme est figé en br û lant une connections entre cellule. Les AX arrivés en 2002 sont très performant et ont des mémoires qui permettent de faire attendre les données dans le FPGA (latence +derandomiser) Une système de mousse (photo) permet de changer de FPGA quand on change de programme!Solution FPGA antifuse : SX puis AX d'ACTEL le programme est figé en br û lant une connections entre cellule. Les AX arrivés en 2002 sont très performant et ont des mémoires qui permettent de faire attendre les données dans le FPGA (latence +derandomiser) Une système de mousse (photo) permet de changer de FPGA quand on change de programme! En Septembre 2004 arrive le ProASICplus d'ACTEL ou le programme est dans des mémoires Flash qui résistent au radiationEn Septembre 2004 arrive le ProASICplus d'ACTEL ou le programme est dans des mémoires Flash qui résistent au radiation On change donc encore AX=>ProAsicplus pour les SPECS les CROC et une partie des cartes FE Malgré l'état avancé du design et le fait que le AX soit un FPGA plus rapide!On change donc encore AX=>ProAsicplus pour les SPECS les CROC et une partie des cartes FE Malgré l'état avancé du design et le fait que le AX soit un FPGA plus rapide!

12 22 Mai 2008Jacques Lefrancois12 Cohérence IN2P3 dans LHCb Clermont prend en charge l'électronique du PreshowerClermont prend en charge l'électronique du Preshower Annecy prend en charge les cartes validation et la programmation (spécifique au calo) de cartes d'acquisition (Tell1) communes à tout LHCb (hum ! tout sauf le RICH)Annecy prend en charge les cartes validation et la programmation (spécifique au calo) de cartes d'acquisition (Tell1) communes à tout LHCb (hum ! tout sauf le RICH) Marseille prend en charge le trigger L0 avec des muonsMarseille prend en charge le trigger L0 avec des muons Clermont prend en charge la carte LODU (level 0 Decision Unit) qui combine les trigger LO du système Muon et des systèmes ECAL/HCALClermont prend en charge la carte LODU (level 0 Decision Unit) qui combine les trigger LO du système Muon et des systèmes ECAL/HCAL Les autres collaborateurs sont CERN + IHEP+ITEP+INR pour la construction des détecteurs (+HV+LED)Les autres collaborateurs sont CERN + IHEP+ITEP+INR pour la construction des détecteurs (+HV+LED) Bologna pour des carte trigger Calo (cartes de selection)Bologna pour des carte trigger Calo (cartes de selection) Barcelone pour l'électronique du SPDBarcelone pour l'électronique du SPD

13 22 Mai 2008Jacques Lefrancois13 La carte FE et son évolution Comprend ampli (ASIC), ADC+delay-Chip, 8 FPGA pour le traitement de signal, 1 FPGA trigger, 1 FPGA séquenceur d'acquisition, 1FPGA relais des signaux de contrôleComprend ampli (ASIC), ADC+delay-Chip, 8 FPGA pour le traitement de signal, 1 FPGA trigger, 1 FPGA séquenceur d'acquisition, 1FPGA relais des signaux de contrôle Carte proto en 99 teste la logique du système et la partie analogique, pas résistant aux radiationsCarte proto en 99 teste la logique du système et la partie analogique, pas résistant aux radiations Evolution de conception avec des FPGA résistants aux radiationsEvolution de conception avec des FPGA résistants aux radiations Prototype en 2004 avec des FPGA AX ACTELs et toutes les fonctionnalités => évolution avec quelques ProAsicplusPrototype en 2004 avec des FPGA AX ACTELs et toutes les fonctionnalités => évolution avec quelques ProAsicplus Marché en 2005 inclus des prototypes (2+2) faits par le fabricant de la sérieMarché en 2005 inclus des prototypes (2+2) faits par le fabricant de la série

14 22 Mai 2008Jacques Lefrancois14 Details Delay lines Analog chip ADC Delay chip FE_Pga Trig_PGA Seq_Pga Glue_Pga Serializers + Deserializers Rad-hard regulators Clock Receiver/drivers Analog input connectors Jtagconnector Lemo(Probes)

15 22 Mai 2008Jacques Lefrancois15 ECAL/HCAL FE CARD WITH 2 FEPGA 1 SEQPGA 1 GLUE PGA for ECS on sockets.

16 22 Mai 2008Jacques Lefrancois16 A zoom on the socket … Home-made socket : FPGA BGA contact through golden foam ( no soldering needed)

17 22 Mai 2008Jacques Lefrancois17 Le CROC et son évolution Initialement (T.P. de 98) on prévoyait une "double" carte de contrôle et de lecture pour lire les 16 cartes front-end d'un châssis. Dans ce cas les données avait été sélectionnées par le L0 et étaient sérialisées par un facteur 32 pour être transport é es par le backplane à 280Mbits/s. Il y avait une m é moire tampon et les donn é es attendait un trigger L1 a 40KHZ pendant jusqu' à 1 msec => large m é moire sensible aux radiationsInitialement (T.P. de 98) on prévoyait une "double" carte de contrôle et de lecture pour lire les 16 cartes front-end d'un châssis. Dans ce cas les données avait été sélectionnées par le L0 et étaient sérialisées par un facteur 32 pour être transport é es par le backplane à 280Mbits/s. Il y avait une m é moire tampon et les donn é es attendait un trigger L1 a 40KHZ pendant jusqu' à 1 msec => large m é moire sensible aux radiations En mi 2001 le Lapp nous rejoint on divise le CROC en deux la partie dans le châssis (CROC) fait le contrôle ECS et pr é pare les evts pour les envoyer derni è re le mur de blindage avec des fibres optiques. Un CROP (Annecy fait l'attente du trigger level1)En mi 2001 le Lapp nous rejoint on divise le CROC en deux la partie dans le châssis (CROC) fait le contrôle ECS et pr é pare les evts pour les envoyer derni è re le mur de blindage avec des fibres optiques. Un CROP (Annecy fait l'attente du trigger level1) Fin 2002 le TELL1 est adopt é mi-2005 plus de m é moire tampon => lecture à 1MHz dans la ferme de computerFin 2002 le TELL1 est adopt é mi-2005 plus de m é moire tampon => lecture à 1MHz dans la ferme de computer

18 22 Mai 2008Jacques Lefrancois18 CROC et son évolution (II) Les CROCs doivent contrôler les carte FE et validation => relais pour le SPECS (role ECS: Experiment Control System)Les CROCs doivent contrôler les carte FE et validation => relais pour le SPECS (role ECS: Experiment Control System) Ils servent de relais pour les données (+ ajout numéro de carte et crate) avant l'envoi par fibre optiqueIls servent de relais pour les données (+ ajout numéro de carte et crate) avant l'envoi par fibre optique Rôle très important : le CROC permet une acquisition en mode espion. Ceci a permis les tests des cartes FE de XCAL et FE de PS/SPD pendant les années 2003- 2007Rôle très important : le CROC permet une acquisition en mode espion. Ceci a permis les tests des cartes FE de XCAL et FE de PS/SPD pendant les années 2003- 2007 Première version avec FPGA Altera 2+5 exemplaires pas de liaison fibre optique, uniquement ECS et SpyPremière version avec FPGA Altera 2+5 exemplaires pas de liaison fibre optique, uniquement ECS et Spy Version définitive 2007 avec des FPGA ACTEL et driver de fibres optiques: 26 + sparesVersion définitive 2007 avec des FPGA ACTEL et driver de fibres optiques: 26 + spares

19 22 Mai 2008Jacques Lefrancois19 The CROC V3 board 9U Board 12 layers SPECS mezzanine TTCRqmezzanine 2 MCM Optical Transmitters(8-channel) 4 FE_PGA (APA 300) PBGA 456 SPY_PGA (APA450) PBGA 456 RJ45 for SPECS Strenghtening bar deserializer Channel B, L0, SPECS buffer Data from the 16 Front-End boards Power supply Clock, SPECS, chanel B, L0 distribution Data for TELL1board Left Right Left and right identify the half crate concerned by each optical mezzanine

20 22 Mai 2008Jacques Lefrancois20 Test Bench CROC TELL1 (FEB) PC-CROC Network Connection CCPC-LAL Server TTCvx/vi

21 22 Mai 2008Jacques Lefrancois21 LE SPECS SPECS (Serial Protocol ECS) =Fils (très modifié!) du SPAC développé pour le calo AtlasSPECS (Serial Protocol ECS) =Fils (très modifié!) du SPAC développé pour le calo Atlas On utilise le SPAC en 99 pour lire la première carte front end en faisceau testOn utilise le SPAC en 99 pour lire la première carte front end en faisceau test Le Specs doit être tr è s robuste. C'est un syst è me d'acquisition simplifi é fonctionnant à 10 Mbits/s avec 4 paires (standard RJ45) une clock et donn é es é criture et une clock et donn é es lectureLe Specs doit être tr è s robuste. C'est un syst è me d'acquisition simplifi é fonctionnant à 10 Mbits/s avec 4 paires (standard RJ45) une clock et donn é es é criture et une clock et donn é es lecture Une carte Master mise dans un PC a 4 masters 4 sorties vers cartes esclaves (1esclave+ si cha î n é (ex18 dans nos crates)).Jusqu' à 4 cartes par PCUne carte Master mise dans un PC a 4 masters 4 sorties vers cartes esclaves (1esclave+ si cha î n é (ex18 dans nos crates)).Jusqu' à 4 cartes par PC Le ECS est un probl è me commun à tous les sous-d é tecteurs (cr é dit card PC derri è re le mur) LHCb d é cide en 2001 de faire du Specs le standard de ECS dans la zone avec radiation (exception des muons)Le ECS est un probl è me commun à tous les sous-d é tecteurs (cr é dit card PC derri è re le mur) LHCb d é cide en 2001 de faire du Specs le standard de ECS dans la zone avec radiation (exception des muons) Flexibilit é => Charge lourde de software et firmware pour le LAL Flexibilit é => Charge lourde de software et firmware pour le LAL

22 22 Mai 2008Jacques Lefrancois22 SPECS Maitre et esclave!

23 22 Mai 2008Jacques Lefrancois23 Test des esclaves

24 22 Mai 2008Jacques Lefrancois24 Les réalisations en nombres 260 cartes Front end260 cartes Front end 32 CROC V4,2CROC V3 6 CROC V232 CROC V4,2CROC V3 6 CROC V2 75 Cartes SPECS Ma î tre et 390 Carte mezzanine Esclave75 Cartes SPECS Ma î tre et 390 Carte mezzanine Esclave 29 crates (avec alimentation Wiener) mais Backplane spécifique conçu et testé au LAL29 crates (avec alimentation Wiener) mais Backplane spécifique conçu et testé au LAL 7500 cables coax signal des PMT calo au carte FE7500 cables coax signal des PMT calo au carte FE Achat des 7500 PMT HCAL ECAL et test d'environ 50%Achat des 7500 PMT HCAL ECAL et test d'environ 50% Software: Panoramix + CAT + contribution tracking + + +Software: Panoramix + CAT + contribution tracking + + +

25 22 Mai 2008Jacques Lefrancois25 Méthode Dans la conception les réalisations et les tests, fonctionnement pour tous les projets avec des binomes physiciens+ingénieursDans la conception les réalisations et les tests, fonctionnement pour tous les projets avec des binomes physiciens+ingénieurs Si les physiciens partagent l'oscillo avec les ingénieurs ce n'est que mieux! (avis perso!)Si les physiciens partagent l'oscillo avec les ingénieurs ce n'est que mieux! (avis perso!) Programme FPGA pur ingénieurProgramme FPGA pur ingénieur Programme test pur physicien => programme CAT utilisé par tous les groupes calo pour contrôle et test avant les passage à PVSS (et même apr è s!) Programme test pur physicien => programme CAT utilisé par tous les groupes calo pour contrôle et test avant les passage à PVSS (et même apr è s!)

26 22 Mai 2008Jacques Lefrancois26 Les Frayeurs, Solutions, Expériences(I) L'I2C et le JTAG sont des normes "lentes" inventées il y a très longtemps. Elles sont très sensibles à des glitch, fréquents avec des FPGA(tr=0.1ns) => difficultés de layout=> I2C point à point! Dans une carte avec du 280Mbits/s on ne peut pas négliger les problèmes avec du 1Mbit/s!L'I2C et le JTAG sont des normes "lentes" inventées il y a très longtemps. Elles sont très sensibles à des glitch, fréquents avec des FPGA(tr=0.1ns) => difficultés de layout=> I2C point à point! Dans une carte avec du 280Mbits/s on ne peut pas négliger les problèmes avec du 1Mbit/s! Au déverminage :16 cartes FE laissées alimentées dans un four pendant un week-end de l'ascension 2006 => 175°C!!! Heureusement le marché (avec le fabricant des cartes) était très bien fait => remboursement des cartes et composantsAu déverminage :16 cartes FE laissées alimentées dans un four pendant un week-end de l'ascension 2006 => 175°C!!! Heureusement le marché (avec le fabricant des cartes) était très bien fait => remboursement des cartes et composants Nous avions la charge des 7500 cables coax XCAL => fabriquant fait des bons protos => fabrication série très défectueuse (malgré test en usine) 50% à refaire sur place par groupe cablage du LAL+aide  =>Nous aurions du faire des tests par échantillons nous-mêmes, ne jamais faire enti è rement confiance à un fournisseur!Nous avions la charge des 7500 cables coax XCAL => fabriquant fait des bons protos => fabrication série très défectueuse (malgré test en usine) 50% à refaire sur place par groupe cablage du LAL+aide  =>Nous aurions du faire des tests par échantillons nous-mêmes, ne jamais faire enti è rement confiance à un fournisseur!

27 22 Mai 2008Jacques Lefrancois27 Frayeurs et Expériences (II) Les AX FPGA d'ACTEL ont des entrées type trigger de Schmitt, il est très difficile de comprendre leur comportement exact (prob I2C solution trouvée avec point à point). Les ProASIC plus sont très sensibles au layout dans le FPGA, et ont des problèmes si trop de bits flippent simultanément => OK avec notre taux d'occupation! (découvert en 2007-2008)Les AX FPGA d'ACTEL ont des entrées type trigger de Schmitt, il est très difficile de comprendre leur comportement exact (prob I2C solution trouvée avec point à point). Les ProASIC plus sont très sensibles au layout dans le FPGA, et ont des problèmes si trop de bits flippent simultanément => OK avec notre taux d'occupation! (découvert en 2007-2008) Les composants utilisés comme sérialiseurs se mettent en surconsommation (+400ma) dans certains cas assez rares sans que la fonctionnalité change! Remplacement 2009!Les composants utilisés comme sérialiseurs se mettent en surconsommation (+400ma) dans certains cas assez rares sans que la fonctionnalité change! Remplacement 2009! Conclusion de ces 2 points: Il est très difficile de tester les composants dans tous les cas possibles… Il est très difficile d'avoir accès à un ingénieur compétent dans ces grosses boites ACTEL, National-Semiconductor: (avantage des ASICs, mais les FPGA resteront irremplaçables)Conclusion de ces 2 points: Il est très difficile de tester les composants dans tous les cas possibles… Il est très difficile d'avoir accès à un ingénieur compétent dans ces grosses boites ACTEL, National-Semiconductor: (avantage des ASICs, mais les FPGA resteront irremplaçables)

28 22 Mai 2008Jacques Lefrancois28 Les Photomultiplicateurs Dimension et gain bien définiDimension et gain bien défini 6000 ECAL 1500 HCAL =>essai d'avoir $100/PMT6000 ECAL 1500 HCAL =>essai d'avoir $100/PMT Heureusement deux fournisseurs concurrents (France-Japon)Heureusement deux fournisseurs concurrents (France-Japon) Test au LAL pour mesurer la linéarité et la stabilité des PMTTest au LAL pour mesurer la linéarité et la stabilité des PMT Après beaucoup d'efforts et de mesures, les deux concurrents peuvent remplir le cahier des chargesAprès beaucoup d'efforts et de mesures, les deux concurrents peuvent remplir le cahier des charges Chaque PMT mesuré gain stabilité linéarité =>travail reparti entre 3 groupes => LAL environ 50%Chaque PMT mesuré gain stabilité linéarité =>travail reparti entre 3 groupes => LAL environ 50%

29 22 Mai 2008Jacques Lefrancois29 Le banc de test PMT

30 22 Mai 2008Jacques Lefrancois30

31 22 Mai 2008Jacques Lefrancois31 Panoramix /Choix techniques Le logiciel de display de LHCbLe logiciel de display de LHCb Utilisation au maximum de standard "open source" (OpenGL,Coin3D,Qt,Python,VRML…)Utilisation au maximum de standard "open source" (OpenGL,Coin3D,Qt,Python,VRML…) Portabilité Linux WindowsPortabilité Linux Windows Architecture ouverteArchitecture ouverte Couches techniques délivrées par le LAL à travers OpenScientistCouches techniques délivrées par le LAL à travers OpenScientist Maintenant en phase de maintenance côté ingénieur => écriture de script Python par physicienMaintenant en phase de maintenance côté ingénieur => écriture de script Python par physicien Travail en cours pour utiliser Panoramix comme "Online Event Display"Travail en cours pour utiliser Panoramix comme "Online Event Display" Contribution du LAL dans le cadre des "software agreement"Contribution du LAL dans le cadre des "software agreement"

32 22 Mai 2008Jacques Lefrancois32

33 22 Mai 2008Jacques Lefrancois33

34 22 Mai 2008Jacques Lefrancois34 Conclusion Énorme effort de nombreux personnels du LAL (électronique, informatique, financier + physiciens)Énorme effort de nombreux personnels du LAL (électronique, informatique, financier + physiciens) On a fini à l'intérieur du budget et en temps… et ça marche !On a fini à l'intérieur du budget et en temps… et ça marche ! On a vu des mu cosmiques le "commissioning" continue !On a vu des mu cosmiques le "commissioning" continue ! On attend le faisceau avec quand même un peu de crainte !On attend le faisceau avec quand même un peu de crainte !

35 22 Mai 2008Jacques Lefrancois35 Il Y A EU DES BONS MOMENTS !!!