1 29/11/2012 Séminaire d’instrumentation IRFU Evaluation d’un cœur IP TDC de l’open hardware à l’aide d’un microprocesseur LM32 sur une plateforme Xilinx.

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1 1 29/11/2012 Séminaire d’instrumentation IRFU Evaluation d’un cœur IP TDC de l’open hardware à l’aide d’un microprocesseur LM32 sur une plateforme Xilinx SP605 Shu ZHANG Groupe Electronique de Contrôle et Acquisition Synchrotron SOLEIL

2 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 2 29/11/2012 Séminaire d’instrumentation IRFU Plan n 1.Besoin à soleil n 2.Cœur IP TDC pour répondre au besoin n 3.Intégration dans notre environnement de contrôle  3.1Intégration sur une plateforme d’évaluation  3.2 Connexion au système de contrôle n 4.Conclusion

3 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 3 29/11/2012 Séminaire d’instrumentation IRFU Les lignes de lumière à SOLEIL : 43 lignes de lumière possibles : 26 lignes sont ouvertes ou en commissioning 3 sont en construction 1.Besoin à SOLEIL

4 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 4 29/11/2012 Séminaire d’instrumentation IRFU 1.Besoin à SOLEIL électroniques industrielles Développements SOLEIL Architecture de contrôle et acquisition des données : TDC

5 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 5 29/11/2012 Séminaire d’instrumentation IRFU Analyse des solutions TDC : A.TDC du commerce 1.Cout très élevé 2.Peu de flexibilité B.FPGA IP CORE 1.Bonne alternative par rapport aux points précédents 2.IP déjà disponible et développé par le CERN sur Spartan-6 dans le cadre de l’OHWR (Open HardWare Repository) 1.Besoin à SOLEIL

6 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 6 29/11/2012 Séminaire d’instrumentation IRFU l’Open Hardware : n Une définition  Inspiré de l’open source logicielle  Vise à assurer la liberté d'étudier, de modifier, de distribuer des développements électroniques  Fabriquer et vendre librement les produits ainsi conçus sur ce modèle. n Un site: www.ohwr.orgwww.ohwr.org  Un site web collaborative pour les développeurs  Accès complet en lecture  Plateforme basée sur des outils open source ChiliProject, SVN/GIT, Sympa mailing list manager 2.Cœur IP TDC pour répondre au besoin

7 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 7 29/11/2012 Séminaire d’instrumentation IRFU Architecture globale du projet de démonstration : Le SoC (system on chip) fait appel à un cœur LM32 microprocesseur et un cœur bus de communication wishbone tous deux open source CPU LM32 CPU LM32 WISHBONE bus Arbitrage du bus partagé BRAM SRAM CSR Bridge TDC CSR (Control Status Registre) bus UART GPIO Timer 0 Timer 1 Maîtres WISHBONE Esclaves WISHBONE Esclaves CSR Spartan-6 FPGA Design architecture Interpréteur ligne de commande pour communication avec l’UART Milkymist SoC Lattice Semiconductor Corporation Bridge UART USB Bridge UART USB PC 2.Cœur IP TDC pour répondre au besoin

8 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 8 29/11/2012 Séminaire d’instrumentation IRFU Principe de mesure utilisé : n Mesure grossière  Partie entière du résultat (nb. de périodes de l’horloge système)  Partagée n Mesure fine  Partie fraction du résultat (fraction de période de l’horloge système)  Pour chaque canal N1 : Mesure grossière de t1 Tclk T1 : Mesure fine de t1 T2 : Mesure fine de t2 t0 : TDC armét1t2 N2 : Mesure grossière de t2 t1 = N1*Tclk – T1 t2 = N2*Tclk – T2 Signal d’entrée Architecture de la ligne à retard Bin 1Bin 3Bin 2Bin 0 Bin N-1 Horloge Système N-143210 TDC CORE Architecture du cœur TDC 2.Cœur IP TDC pour répondre au besoin

9 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 9 29/11/2012 Séminaire d’instrumentation IRFU CH 1 CH 0 Programmation iMPACT PC USB communication Signal à analyser Digital Delay Generator T560 Arbitrary Waveform Generator Tektronix AWG5004B Digital Phosphor Oscilloscope Tektronix DPO 7254 Carte d’évaluation Xilinx SP605 HyperTerminal Xilinx ISE Design Suite 13.2 3.Intégration dans l’environnement de contrôle 3.1Intégration sur une plateforme d’évaluation Horloge master (LVDS)

10 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 10 29/11/2012 Séminaire d’instrumentation IRFU Performances obtenues : PerformancesPerformances obtenues en réalitéPerformances annoncées sur OHWR Précision ±36ps pour Single-channel mode; ±50ps pour Single-start-single-stop mode ±52ps pour Single-channel mode; ±74ps pour Single-start-single-stop mode Dynamique typique 268ms (configurable niveau code VHDL ou Verilog) 268ms (configurable niveau VHDL ou Verilog) Résolution double pulse Non testé48ns annoncé Nombre de canaux 2 pour Single-channel mode; 1 + start commun pour Single-start-single-stop mode Résolution 36.5ps en moyenNon testé Etude comparative : 3.Intégration dans l’environnement de contrôle 3.1Intégration sur une plateforme d’évaluation

11 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 11 29/11/2012 Séminaire d’instrumentation IRFU TDC CPU LM32 WISHBONE bus Arbitrage du bus partagé BRAM SRAM CSR Bridge TDC UART GPIO Timer 0 Timer 1 Maitre WISHBONE Esclaves WISHBONE Esclaves CSR Spartan-6 FPGA Design architecture Bridge UART USB Bridge UART USB CSR bus Etherne t PHY 3.Intégration dans l’environnement de contrôle 3.2Connexion au système de contrôle

12 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 12 29/11/2012 Séminaire d’instrumentation IRFU n Portage du projet « IPBus » de l’OHWR  C’est un cœur IP FPGA qui contrôle un bus via Ethernet; il existe un design de référence pour la carte FPGA Xilinx SP605  Protocoles supportés : ARP, ICMP, UDP/IP n Installation Corrections des bugs (au niveau des gestionnaire ICMP et UDP) Adaptation 3.Intégration dans l’environnement de contrôle 3.2Connexion au système de contrôle

13 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 13 29/11/2012 Séminaire d’instrumentation IRFU n Architecture du module Ethernet adapté PHY Delay MAC Tx packet buffer Rx packet buffer Prot ocol_ ARP Proto col_ ICM P Prot ocol_ UDP Packet_handle CtrEth CSR bus Architecture du module Ethernet sur FPGA Ipbus_ctrl Slaves PHY Delay MAC ( LogiCORE™ IP Xilinx ) Tx packet buffer Rx packet buffer Proto col_ ARP Protoc ol_ ICMP Protoc ol_UD P udp shim Transactor Transactor_sm Transacto r_rx Transacto r_tx Packet_handle Bus_arb Ipbus_arbiter Reg ver Reg GPIO Ra m Counte r Oob _test Bridge Ethernet Architecture de la démo du projet « IPBus » 3.Intégration dans l’environnement de contrôle 3.2Connexion au système de contrôle

14 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 14 29/11/2012 Séminaire d’instrumentation IRFU  Test Communication Ethernet UDP à l’aide de « UDP Test Tool » 3.Intégration dans l’environnement de contrôle 3.2Connexion au système de contrôle

15 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 15 29/11/2012 Séminaire d’instrumentation IRFU Activités suivantes : n Adaptation au besoin d’utilisateur  Firmware Nb. de canaux, mode de mesures (single start single stop…), modes d’acquisitions (single shot, multi shot, continuous), mécanisme de buffer circulaire etc… UDP –Envoi sans la réception de commande –Check et traitement des erreurs Optionnel : TCP/IP –Création du protocole  API de communication bas niveau n Interfaçage et tests avec Dserver Tango bas niveau n Spécifications et développement du Dserver « TDC » n Tests avec Détecteur n Tests avec une horloge précise et embarquée n Packaging de carte d’évaluation (boitier, connecteurs embases de façade, éventuellement dissipateurs) 4.Conclusion

16 16 29/11/2012 Séminaire d’instrumentation IRFU Questions?

17 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 17 29/11/2012 Séminaire d’instrumentation IRFU Annexe

18 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 18 29/11/2012 Séminaire d’instrumentation IRFU Advantages in open environment The Open Hardware Repository is a place on the web for electronics designers to collaborate on open hardware designs, much in the philosophy of the free software movement. There are numerous advantages to working in a completely open environment: n Peer review. If you are a designer in a somewhat small team, or even alone, you can get very useful feedback from others by exposing your ideas in an open space. Chances are somebody has similar interests to yours and more experience. n Design reuse. The OHR has its origins (and initial scope) in the community of electronics designers working in experimental physics laboratories. One of its goals is to reduce the number of different teams working independently to solve the same problems, in order to make better systems with less time and effort. n Better collaboration with industry. The current business model for most commercial design companies is to keep the details of design secret. While this might maximize the margins of some companies it has no advantage for the customers. We believe that a business model based on companies designing in the OHR and getting paid for it is perfectly feasible, and would result in better products and the possibility for the customer to improve them and debug them more effectively. n Last but not least, designing in an open environment is definitely more fun than doing it in isolation, and we firmly believe that having fun results in better hardware.

19 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 19 29/11/2012 Séminaire d’instrumentation IRFU CERN Open Hardware License

20 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 20 29/11/2012 Séminaire d’instrumentation IRFU CERN Open Hardware License

21 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 21 29/11/2012 Séminaire d’instrumentation IRFU Architecture du µP LM32 n CPU : lm32 (Lattice Mico32)  RISC CPU  32 bits (data & instructions)  32 registres générales  32 interruptions maximum  I/D caches optionnels  Double wishbone interfaces de mémoire (I & D)

22 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 22 29/11/2012 Séminaire d’instrumentation IRFU Choix de la plateforme d’évaluation n Ce cœur a été implémenté et testé par S. Bourdeauducq sur la carte SPEC (carte mère PCIe) équipée d’une carte fille FMC (FPGA Mezzanine Carrier: standard VITA 57) DIO 5-channel (carte fille). Ces cartes étant également issus de projets de l’OHWR. n Carte SPEC :  FPGA Spartan-6 (XC6SLX45T-FGG484-3)  Synthétiseur d’horloge de précision (CDCM61004RHBT, +/-10ppm)  Port USB (Virtual COM Port (VCP) driver : communication série via une interface type HyperTerminal)  Un capteur 1-wire placé sur la carte SPEC pour mesurer la température du FPGA (DS18B20U: Programmable Resolution 1-Wire Digital Thermometer )  Filtre d’alimentation sur le 3,3V pour les oscillateurs et le synthétiseur d’horloge n La FMC DIO dispose 5 canaux TTL bidirectionnels (connecteurs LEMO). Elle à pour fonction de réaliser une passerelle entre le format TTL et les formats compatibles FPGA (LVDS, LVCMOS)

23 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 23 29/11/2012 Séminaire d’instrumentation IRFU Cartes candidats FPGA Spartan-6 SPEC FMC DIO 5CH SP605 Atlys Pas de port Ethernet Source d’horloge limitée Source d’horloge externe possible (SMA) Port Ethernet Connecteurs SMA (IO) & FMC Horloge précise non dispo sur la carte Pas d’alim isolée pour l’horloge Pas de capteur de température Sélectionnée Pas d’IO électrique Choix de la plateforme d’évaluation

24 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 24 29/11/2012 Séminaire d’instrumentation IRFU n Installation de l’environnement  OS et logiciels Linux Ubuntu-vbox 2.6.38 (ubuntu 11.04) –ToolChain lm32, ToolChain GNU etc. Windows –Xilinx ISE 13.2, Python 2.7, HyperTerminal etc. n Programmation du µP  Modification pour minimiser le temps mort  Rajout la fonction de la mesure différentielle n Optionnel :  Rajout d’un périphérique Ethernet  Transformation du µcode à porter du protocole de communication de type ligne de commande UART sur Ethernet Intégration sur une plateforme d’évaluation

25 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 25 29/11/2012 Séminaire d’instrumentation IRFU Mise en œuvre du projet sur la plateforme.vhd,.v Compilations des sources software ToolChain GNU, lm32 Génération des fichiers binaires exécutables ToolChain lm32.c,.h, makefile.a,.o Synthèse Xilinx ISE 13.2.bin Implémentation du design Xilinx ISE 13.2.ngc Programmation FPGA Xilinx ISE 13.2 (iMPACT).bit.ucf Préparation des fichiers Win7 Linux Intégration sur une plateforme d’évaluation

26 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 26 29/11/2012 Séminaire d’instrumentation IRFU Population de mesures : 2 18 soit 262144 Résolution (Nb de BIN) : pleine échelle 8ns, 18ps/BIN en moyen (36ps/BIN en moyen en enlevant les BIN0) horloge système : 125 MHz N° du BIN Nb de hits Auto-calibration à 125MHz Discontinuités de mesure (1 BIN sur 2 environ) Toujours même endroits à 0 N° du BIN ps Start-up calibration Intégration sur une plateforme d’évaluation

27 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 27 29/11/2012 Séminaire d’instrumentation IRFU Précision du système de mesure : CH0 Générateur d’impulsions TTL CH1 Câbles de différent longueur Principe de mesure : le même signal injecté sur les 2 voies CH0 et CH1, le TDC mesure l’écart entre les 2 fronts descendants de CH0 et CH1 Différence du temps (ps) Résultats de la mesure différentielle n Inter-channels  Polarity: falling edge  Samples: 15000  Mean: 1935ps  P-p: 210ps  Std. dev.: 25ps  Precision: ±50ps n Single channel  Suppose jitter/ch independent, Gaussian distribution  Std. dev.: 18ps.  Precision: ±36ps Résultats de la mesure différentielle par l’oscilloscope Intégration sur une plateforme d’évaluation

28 n Cliquez pour modifier les styles du texte du masque  Deuxième niveau Troisième niveau 28 29/11/2012 Séminaire d’instrumentation IRFU Evaluation de la réalisation du projet  Avantages : Portabilité, flexibilité Temps de développement réduit Moins couteux sur des projet de petite série (sinon ASIC moins cher, plus les coûts de développement de l’architecture TDC ASIC)  Inconvénients : Sensible (vrai pour tous les systèmes TDCs) –Horloge, tension, température… Fréquence master très limitée NLD grand Library du compilateur non complète –Supporte pas les types de données « long int » (64 bits) et « float » –Besoin de l’algorithme de calcul Difficile à déboguer : –Sans logiciel de débogue du LM32 –Temps de compilation long: 8mins