TP N°4 – M2 EEA SM Conception en Vue du Test. Objectifs Réaliser le flot complet de synthèse – test – synthèse en vue du test Utilisation d’un design.

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1 TP N°4 – M2 EEA SM Conception en Vue du Test

2 Objectifs Réaliser le flot complet de synthèse – test – synthèse en vue du test Utilisation d’un design existant Utilisation de l’outil de synthèse « Design Compiler » de Synopsys Utilisation de l’outil de génération de vecteur de test « Tetramax » de Synopsys 2

3 Design Filtre 8 bit Composé d’un additionneur et de deux registre 8 bits Les fichiers source sont dans le répertoire … /VHDL 3

4 Synthèse Outil dc_shell-xg-t (Design Compiler de Synopsys) Les scripts nécessaires à la synthèse sont dans le répertoire … /Synth.synopsys_dc.setup synthese_dc_shell.scr 4

5 Test Utiliser Tetramax pour génèrer les vecteurs de test Commenter les résultats en terme de fautes testables et non testables Comparer le TC avec et sans SCAN 5

6 DfT Modifier le circuit (résultât de la synthèse) en rajoutant la chaine de SCAN Utilisation de l’outil dc_shell-xg-t 6

7 Commandes Lire le fichier correspondant au circuit synthétisé read_verilog Specifier le module top current_design 7

8 Commandes Spécifier le type de chaine de scan Type de FF set test_default_scan_style multiplexed_flip_flop Nombre de chaine de scan set_scan_configuration -chain_count Optionel set_scan_path -view spec - head_element -tail_element 8

9 Commandes Rajouter les entree/sortie primaire suivantes : Test_mode Test_si Test_so Test_se Create_port -direction 9

10 Commandes Spécifier les signaux qui gèrent la chaine de scan : Clock Set|reset Test_mode Test_si Test_so Test_se 10

11 Commandes set_dft_signal -view spec -type ScanClock -timing {45 55} - port set_dft_signal -view spec -type Reset -active_state 0 –port set_dft_signal -view spec -type Constant -active_state 1 -port set_dft_signal -view spec -type ScanDataIn -port set_dft_signal -view spec -type ScanDataOut -port set_dft_signal -view spec -type ScanEnable –port 11

12 Commandes Créer le protocole de test create_test_protocol Rajouter la chaine de scan dft_drc preview_dft insert_dft Visualiser la chaine de scan report_scan_path 12

13 Commandes Sauvegarder le protocole de test write_test_protocol -o Sauvegarder le circuit modifié write -format verilog -hierarchy -output 13

14 Test Utiliser Tetramax pour vérifier si le protocole de test et le circuit avec la chaine de scan sont correct Générer les vecteur de test et les sauvegarder 14