TPs d’Intégration des Systemes Enseignants Michele Portolan Zeineb Belhadj Amor Gregory Di Pendina But: mise en œuvre des CM maitrise du VHDL et outils de conception CIME-Nanotech Centre Interuniversitaire de MicroElectronique et Nanotechnologies

Vue d'ensemble des niveaux de description Architecture système Spécification niveau système matériel+logiciel(embarqué)+… Autres partitions … mP ROM Analogique,… Prise en compte des contraintes et potentialités d'implémentation RAM Logique spécifique Partition "CI logique" Architecture matérielle bus Micro-architecture (raffinement) "Front-end" Synthèse Choix filière Conception logique Liens étroits (VDSM) Conception électrique Choix techno Vdd "Back-end" Implantation physique De la spécification dépend le bon fonctionnement et l'optimisation du résultat

Conception logique Modèle "comportemental" Base de données IP (niveaux hétérogènes) Base de données IP (soft/firm/hard) Schéma "papier" ou "mental" Simulation comportementale Synthèses architecturale et RTL Bibliothèque de cellules Synthèse logique Edition de schémas Vérification "timing" (chemins critiques, skew, …) Vérification logico-temporelle (simulation Vital) Netlist Conception physique + Test Plan de masse, rétro-annotation

Articulation des TPs Sujet Séances 1/2/3/4 Séance 6 Séance 5 Séance 7 Spécification niveau système matériel+logiciel(embarqué)+… Sujet Séances 1/2/3/4 Architecture matérielle Séance 6 Micro-architecture (raffinement) Synthèse Séance 5 Conception logique Test (Boundary Scan) Séance 7 Séance 8 Conception électrique Implantation physique

Filtrage Numérique: rappel ADC DAC Echantillon de sortie: somme pesée de N échantillons d’entrée Le comportement du filtre est décidé par les coefficients

Finite Impulse Repose (FIR) Un delta en entrée donne les coefficients en sortie Un échelon en entrée donne l’accumulation des coefficients en sortie …propriétés à valider Filtre programmable: coefficients chargés par un uC Microcontroleur Coefficients FILTRE

Travail demandé Séances 1-2 Spécification, implémentation et validation de la FSM de contrôle Spécification 1: chronogramme du système complet FSM Registres, accumulateur, ROM, etc… ADC/DAC NB: convstb == « le signal convstb est actif bas » !!!! Dessiné à la main ou avec chronoEditor_v2.3.jar (FILTRE/doc) Spécification 2: diagramme de la FSM (Melay/Moore) réalisant le chronogramme Implémentation: FSM écrite en VHDL compilé correctement Validation: simulation RTL cohérente avec le chronogramme

A vos comptes! Pour chaque binome: login: xph2sle001  xph2sle025 mot de passe: sYst1nTeg Changez votre mot de passe avec yppasswd Documentation: /FILTRE/doc