Le point sur la R&D Super ATLAS François Vazeille (LPC, 27 janvier 2009)  Les orientations se précisent.  Quelle stratégie au LPC avant la réunion SATLAS au CERN? 1 Réunion SATLAS de 23 au 27 février, le mercredi 24 étant dédié au Tilecal.

Les orientations se précisent Informations tirées de la réunion préparatoire du 20 janvier: Accéder directement aux exposés (ils sont courts) pour des infos plus complètes.  But: rédiger le  Tile Upgrade R&D proposal . Définition et organisation des R&D en 5  Work Packages  WP1: Spécifications physiques, simulations et performances du nouveau système. WP2: Electronique sur le détecteur. WP3: Préprocesseur pour le Trigger (DAQ-PP). WP4: ROD. WP5: Evaluation de solutions alternatives aux Tiroirs actuels. Liste des instituts intéressés et zones d’intérêt.  Direction globale Phase II de l’upgrade Tilecal conditionnée par 2 aspects majeurs: - Tolérance à des radiations accrues d’une nouvelle électronique ( Le Détecteur n’est pas touché). - Trigger de niveau 1 plus sélectif. 2

InstitutsContacts Argonne National Laboratory and Northern Illinois University, USALawrence Price University of AthensNikos Giokaris IFAE, Barcelona, SpainIlya Korolkov University of Bratislava, SlovakiaStano Tokar CERN, SwitzerlandAna Henriques University of Chicago, USAMark Oreglia LPC Clermont-Ferand, Université Blaise Pascal CNRS-IN2P3, FranceFrancois Vazeille University of Illinois, USASteve Errede Kirchoff-Institute fur Physik University of HeidelbergKarlheinz Meier LIP- Coimbra and Lisbon, PortugalAmélia Maio Michigan State University, USAJoey Huston Nat. Scientific Education Center of Particle and High Energy Physics, MinskValentin Gilewsky University of Pisa, ItalyVincenzo Cavasinni Charles University in Prague, Czech RepublicRupert Leitner Institute for High Energy Physics, ProtvinoAlexandre Zaitsev Institute of Physics AS CR, Czech RepublicMilos Lokajicek Romanian National Institute of Physics and Nuclear EngineeringSanda Dita University of Stockholm, SwedenChristian Bohm Tbilisi State University, GeorgiaJemal Khubua IFIC - CSIC and Univ. of Valencia, SpainJuan Valls Ferrer Yerevan Physics Institute, ArmeniaHrachya.Hakobyan 3

Planning et budget.  Indications sur le planning actuel: - Draft du Proposal pour la session du mercredi 25 février Soumission à ATLAS mi-mars. - Définir les échéances pour 2009, 2010, : SATLAS Technical Proposal : SATLAS TDR : Lancement de la construction. - Fin 2016: Début de l’installation.  Mécanique des Tiroirs La solution des mini-Tiroirs est en net recul: c’est plus raisonnable. Cela ne signifie pas que des améliorations ne puissent pas être apportées.  Suivre ce qui se passe de très près. 4

 Electronique sur le détecteur Tendre à une conception globale Readout/HV/LVPS. Objectif: Fin 2009 Distributeur des Hautes Tensions (Hypothèse embarquée) Basses Tensions (fLVPS) Spécifications supplémentaires: - Liaison de contrôle hardware directe avec les fLVPS. - Limiter le nombre de BTs. - Eviter si possible des BT négatives. - Utiliser localement des régulateurs (Régulateurs CERN rad-hard). - Possibilité de couper individuellement chaque voie (et non 12 d’un coup). - CANbus pourrait être remplacé par des commandes GBT. Spécifications supplémentaires: - Limiter le nombre de BTs. - Eviter si possible des BT négatives. - Possibilités de délivrer quelques tensions non régulées ~10 et 20 V et utilisation locale déportée de régulateurs sur les cartes électroniques (Régulateurs CERN rad-hard). - CANbus pourrait être remplacé par des commandes GBT. 5

 Transmission des données à haut débit vers USA15. Le Préprocesseur Trigger DAQ-PP est dans USA 15: soit en amont des RODs soit inclus dans les RODs.  Les ADC ne seraient plus sur les Mother Boards des Tiroirs, mais dans les PMT Blocks: soit sur la carte 3en1 … soit sur la carte Pont Diviseur. Fabrication possible d’un chip Very Front End, avec 2 fonctions: - Energie: bi-gain (ou trigain). - Calibration Cs (Intégration).  3 ou 4 ADC à l’intérieur. Readout et Trigger  Illustration de ces 2 derniers points. Ponts Diviseurs Confirmation de la R&D proposée avec Transistors, … et voir l’alternative d’inclure la carte 3en1. 6

DAQ-PPROD L1Calo LVL2 Optical links Front EndBack-end ROD Input Stage (DES) Pipeline / Derando m ROD Processor ROD Processor L1Calo Output Stage Output Stage ADCADC ADCADC SER RODPP ATCA Interface RCD Quelle localisation pour le PP? Proposition Valence: dans le ROD Proposition Stockholm: avant le ROD 7

“Baseline” Architecture Où sont les ADC? Solution 1 : toujours sur les Mother Boards 8

PMT 1 PMT 2 PMT 4 Front End Boards DATA CLK & CTRL analog 40 MHz DATA CLK & CTRL DATA CLK & CTRL PMT 3 DATA CLK & CTRL FPGA GBT Power Distribution & Conditioning DAQ Board – 1 per 4 PMTs POWER ASIC REG ADC analog ASIC REG ADC analog ASIC REG ADC analog ASIC REG ADC New LVPS To USA15 Solution 2: sur la carte 3en1 9

PMT 1 PMT 2 PMT 4 Front End Boards DATA CLK & CTRL analog 40 MHz DATA CLK & CTRL DATA CLK & CTRL PMT 3 DATA CLK & CTRL FPGA GBT Power Distribution & Conditioning DAQ Board – 1 per 4 PMTs POWER ASIC REG ASIC REG ASIC REG ASIC REG New LVPS To USA15 analog Solution 3: sur la carte 3en1 dans un chip unique, et même éventuellement sur la carte Pont Diviseur (???). 10

ADC 2 Hi Gain Lo Gain Slow Integrator DAC + cap switches FPGA + GBT ADC 1 PMT CMOS 130 or 180nm BiCMOS Digital block ADC 3 Exemple de chip unique avec 3 ADC (Bigain + Intégration) (Proposition de Jean-François Genat (Chicago) … à 40 ou 80 MHz). ASIC DAQ Board 11

Quelle stratégie au LPC avant la réunion SATLAS au CERN?  Regarder la documentation (Site donné au début) et se concerter avant la réunion du CERN  Nouvelle réunion avec Services le vendredi 30 janvier a 14h (Salle de réunion).  Extrait d’un message envoyé le 20 janvier par FV: Dear colleagues, … a list of activities on which Clermont could have an interest: - Dividers. - Laser 2. - HV system. - Microelectronics (chips) in very Front End, Front End or Back End, including Trigger PP, and part of associated electronics. - Mechanics of Drawers (only mechanics and not assembly). Best regards, Francois  Demander rapidement une Réunion CSP pour commencer la R&D Ponts Diviseurs. 12