Développements autour d’ ATCA et ROD pour le HL-LHC au LAPP A. Bazan, F. Bellachia, S. Cap, N. Dumont Dayot, L. Fournier, N. Letendre, G. Perrot I.Wingerter 17/10/2011

L’électronique LAr aujourd’hui et demain L’ATCA Les développements et tests en cours: – Carte d’évaluation ROD pour les tests de communication et de traitement – Contrôleur IPM (Intelligent Platform Management ) et chargeur de configuration pour cartes ATCA – Carte de test ATCA Les développements à venir – Nouveau contrôleur IPM – Carte de démonstration ROD Plan 17/10/112ATLAS LAr Aussois

1600 Modules FEB (128 cellules/FEB) 200 Modules ROD Lien optique 1,6 Gbit/s par FEB saturé à 5 échantillons/cellule et trigger 100KHz 64 DVD transférés par seconde L’électronique actuelle DETECTEUR 16*12 Bits ADCs 5 MHz ELECTRONIQUE FRONT END AMPLI PIPELINE ANALOGIQUE (SCA) ROB CALIBRATION Mise en forme FEB ELECTRONIQUE BACK END ROS ROD (DSP) Courant théorique Mise en forme 800 Liens optiques ∑ TBB->L1A Trigger 1600 Liens optiques 128 cellules/FEB 100 KHz Max E =  a i (S i - PED) E  =  b i (S i - PED)  2 =  (S i - PED - E g i ) 2 Chassis FE Electronique Back End 17/10/113ATLAS LAr Aussois

Dans l’idéal: 1600 Modules sFEB 112 Modules sTBB et leur lecture (sROD?) 100 Modules sROD (16 FEBs/ROD) Lien 100 Gbit/s par FEB 4000 DVD transférés par seconde L’électronique future DETECTEUR MUX/ Serializer ELECTRONIQUE FRONT END AMPLI ROB CALIBRATION Mise en forme sFEB ELECTRONIQUE BACK END ROS sROD ? Liens optiques L0/L1A Trigger 1600 Liens optiques 128 cellules/FEB >100 KHz E =  a i (S i - PED) E  =  b i (S i - PED)  2 =  (S i - PED - E g i ) * 12 Bits ADCs 40 MHz ? ∑ sTBB->L1A Trigger (old) ->sROD-> ? 17/10/114ATLAS LAr Aussois Echelle de temps: 1-2 Modules sTBB: Modules sTBB: 2018 Upgrade complet: 2022

L’électronique future 17/10/115ATLAS LAr Aussois Evolution de la demande en mesure physique un problème crucial : la quantité de données à transmettre et les débits nécessaires les processeurs sont, en général suffisamment rapides pour ce qu’on en demande les solutions “ standard” de contrôle proposées par l’industrie sont chères et pas toujours adaptées

Advanced Telecom Computer Architecture Système redondant avec remplacement à chaud des composants (cartes, ventilateurs, sources d’alimentation) pour les telecoms. Gestion du chassis par un shelf manager (2 pour la redondance). Transmission série, plutôt que parallèle sur le fond de panier. – Pas de protocole défini. L’architecture sur le fond de panier peut varier en fonction des besoins Fabric Interface 1 port entre toutes les cartes (full mesh) 1 port entre une carte et chaque fabric (2) (dual star) 1port => 4 canaux 1 canal => 2 paires différentielles (RxTx) 17/10/116ATLAS LAr Aussois

Que doit on évaluer ? – Les nouvelles technologies de FPGA : FPGA avec 48 transceivers (à 8.5Gbps chacun) 1024 tranches de DSP – Grande bande passante d’entrée : Fibres optiques 12x10Gbps : 2 par FPGA – Communications rapides entre FPGAs – Communications rapides entre cartes ATCA – Traitement à haute vitesse : algorithmes et architecture – En attente des résultats des tests des autres cartes pour fabrication ROD d’évaluation ATCA 17/10/117ATLAS LAr Aussois

Test du contrôleur ATCA Test des fonctions de base de l’évaluateur ROD Une bonne partie des tests de la carte ont déjà été effectués Terminés avant la fin de l’année Carte de Test ATCA 17/10/11ATLAS LAr Aussois8 CPLD Flash DDR3 ArriaIIGx ATCA Controller Mezzanine Emerson ATC250 DC-DC converter J2 Update Channel J2 Fabric, Base interface J1 Power, IPMBus

Contrôleur IPM (Intelligent Platform Management ) pour carte ATCA Gestion de la carte ROD (ATCA et fonction ROD) Supervision de la carte (tensions, températures…) Configuration (configuration générale, coefficients…) Mise à jour du firmware des FPGAs Réalisation: Format FMC (Fpga Mezzanine Card) avec beaucoup d’Entrées/Sorties Basée sur un µController ARM TI Luminary Communications avec le shelf manager à travers le bus I2C IPMBus pour IPMI FPGA pour la gestion des E/S, et µC programmé en C Accès via lien Ethernet pour la gestion de la carte La Carte est en cours de test. Contrôleur ATCA 69mm 76.5mm µC FPGA IO 17/10/119ATLAS LAr Aussois

le ROD de Démonstration/Evaluation – devra permettre de développer et valider une architecture, un algorithme de traitement des données ainsi que la transmission de données. – hardware le plus proche possible d’une solution ROD finale. – densité de FEB sur une carte ROD si possible conforme à la granularité du détecteur (16). la carte de test et le contrôleur – collaboration avec le CPPM : contrôleur plus générique – réunion le 3 nov. avec les autres labos de l’IN2P3 (devenir membres de PICMG, développement de projets communs...) en conclusion 11/10/1110R&D ATLAS LAr

Contrôleur ATCA & ROD et carte de test ATCA. – Tests terminés à la fin de l’année. ROD d’évaluation – Fabrication fin 2011, tests en ROD de démonstration – Application des résultats obtenus sur le ROD d’évaluation mi 2012 pour la définition d’un ROD démonstrateur. – Module disponible pour les tests à l’Automne Planning Tests Task 1 ATCA TEST BOARD Task 2 ROD EVALUATOR Develop. Manufac turing Tests Task 3 ROD DEMONSTRATOR Tests Development Manufacturing Development Manufacturing Test bench software Tests Vers. 1 Dev Vers. 2 Tests Manu factur ing IPM ATCA Controller Board Versions 1 & 2 ATCA Test Board Time in months July /10/1111ATLAS LAr Aussois