P. Barrillon Réunion SERDI-Projets Lundi 5 mars 2012

5 mars 2012Réunion Projets - SERDI2 JEM (Japanese Experimental Module) EUSO (Extreme Universe Space Observatory) Projet satellite qui devrait être installé sur la station spatiale internationale (~ ) Collaboration internationale (13 pays et 77 instituts) supportée part 4 agences spatiales (JAXA, NASA, ESA, Roscosmos) Téléscope à fluorescence Expérience à buts multiples – Etude des rayons cosmiques d’ultra haute énergie et de leur sources – Etude de la physique atmosphérique – Etude des météores – Etude des éclairs – etc

25 juin 2010Journees VLSI/PCB/FPGA/Outils - Session PCB - Pierre Barrillon - LAL3 EECR ｓ X, γ,ν,p, e UV, X, γ,ν p, n, e Charged Particles Ultraviolet photons Plasma Discharge Dust and Meteors Night glow Solar wind The Earth Atmosphere Air shower 5 mars 2012Réunion Projets - SERDI3

Readout Chip 5 mars 2012Réunion Projets - SERDI4

Système optique Surface Focale (pixélisée et photosensible) Distance focale Field Of View (FOV) PDM UV camera Photo Detector Module Photo toutes les 2.5  s Rayon UV Pixel Field Of View 5 mars 2012Réunion Projets - SERDI5

En 2009 : – 2 ème trimestre : premières discussions au LAL sur les besoins en microélectronique pour JEM-EUSO – Passage au conseil scientifique en juin (S. Dagoret) – Salleh Ahmad démarre une thèse en octobre et travaille avec Sylvie B. sur la première version de la puce de lecture (SPACIROC) En 2010 : – Soumission de SPACIROC en mars 2010 – Reçue en octobre 2010  début des tests – Etude préliminaire d’une carte d’électronique frontale pour EC (JL Socha) en début d’année – Reprise de cette étude pour le projet UFFO à partir d’octobre (D. Cuisy et JLS) et jusqu’au début 2011 En 2011 : – Poursuite des tests sur SPACIROC (S.A, S.B) les 2 premiers trimestres – Suivi d’UFFO (production PCBs, insertion holtites, tests en Corée : P.B, S.B et S.A) – Design de la deuxième version de SPACIROC (S.A et S.B) et soumission novembre 2011 – Démarrage du projet EUSO-Ballon (octobre) avec gestion de l’électronique frontale (EC unit) 5 mars 2012Réunion Projets - SERDI6

Fille de la puce MAROC développée pour le luminomètre d’ATLAS Spécifications: – Lecture signaux MAPMT – Ajustement du gain (preamp) – Comptage des photo-electron (Fast Shaper + discri) – Estimation de la charge (Q to T converter) – Résistance aux radiations – 1 mW/ch Boitier (C)PQFP240(160) ou COB – 3 cartes de tests : SPACIROC1 (160 et 240) et SPACIROC2 (240) Besoin de 5000 puces pour JEM-EUSO, 36 pour EB Design puces, schéma et CAO carte de tests, firmware et software, tests. 5 mars 2012Réunion Projets - SERDI7

UFFO: Ultra Fast Flash Observatory : 1 PDM Besoin d’aide pour développer l’électronique frontale pour lire 9 EC (36 MAPMTs) Etude et réalisation d’un pcb épais de 4.1 mm (10 couches) avec 4 SPACIROC en COB d’un côté et des holtites non traversants pour l’accueil des pins des MAPMTs de l’autre 1 connecteur 80 points est utilisé. Câble kapton et carte de test développés. Echec production en France (Elvia) Production réussie en Corée (juin 2011) Première version ok pour communication avec ASIC mais HT non fonctionnelle Version suivante : problème taille de trous holtites et modifications CAO (en Corée) entrainant des problèmes (bruits) Nouvelle version à venir (S.A) 5 mars 2012Réunion Projets - SERDI8

Un Prototype (1 PDM) avec électronique et mécanique au plus proche de JEM- EUSO Projet CNES + IRAP (Toulouse), APC et LAL supporté par toute la collaboration JEM- EUSO But : – Lancement été 2013 – Démonstrateur technologique (PDM + software) – Etude du bruit de fond – Test de l’acquisition et des algorithmes (trigger et switch) – Détection d’une gerbe atmosphérique Vols prévus les années suivantes Rôle du LAL en électronique/instrumentation : – Design, suivi de production et tests de l’électronique frontale – Design, suivi de production et tests de la carte accueillant les ASICs PDM FOV/PDM = 8.4 km x 8.4 km FOV/Pixel=175 m x 175 m S col l 1 m x 1 m 5 mars 2012Réunion Projets - SERDI9

Dimensions : 167mm x 167mm x 28.7mm 5 mars 2012Réunion Projets - SERDI10

R11265-M64 MAPMT d’Hamamatsu. – 64 voies (Anodes) – 12 Dynodes (Dy1 – Dy12), 1 cathode (K) et 1 Guard Ring (GR) NC K (1000 V) GR (20 V) Dy1 (805) Dy2 (738) Dy3 (671) Dy4 (604) Dy5 (537) Dy6 (470) Dy7 (403) Dy8 (336) Dy9 (268) Dy10 (201) Dy11 (134) Dy12 (67) Ch1 Ch8 Ch9 ch64 K GR Vue bottom 5 mars 2012Réunion Projets - SERDI11

3 PCBs différents: EC DYNODE : permet de transmettre la HT aux 4 MAPMTS d’une EC. La moitié des pins de HT d’un MAPMT sont reroutées pour les aligner perpendiculairement aux autres. Cette carte couvre 4 MAPMTs. EC ANODE : elle couvre un MAPMT mais à des dimensions réduites pour laisser un câble sortir. Elle est utilisée pour collecter les signaux des anodes et les transmettre aux ASICs. EC HV board : elle couver un MAPMT. Elle transmet la HT provenant de la HV box à l’EC-dynode Le tout doit être enrobé Par EC unit: 1 EC-DYNODE 4 EC-ANODE 1 EC-HV UV filter MAPMT Câbles kapton vers EC-ASIC Câbles HT vers la HV box 12 MAPMT

EC ANODE BOARD EC DYNODE BOARD EC HV BOARD dynode anode EC-ASIC accueille les ASICs et des connecteurs. Les données sont transmises à la carte PDM. Vers la PDM board 13

14 La partie flexible de l’EC-anode doit passer à travers la structure mécanique pour atteindre l’EC-back.

PCB utilisé pour transmettre les signaux de HT aux dynodes de chaque MAPMT. Pour les MAPMTS sans reroutage (1, 2 and 4) : les 14 pins (K, GR and Dy1 to Dy12) seront coupées et soudées au pcb Pour le MAPMT avec reroutage (3) : les 6 dynodes (Dy7 à Dy12) et GR avec les tensions les plus basses sont reroutées. Des pins seront rajoutées. Ces 7 pins et les 7 autres (Dy1 to Dy6 and K pin) se verront équiper d’extensions. Les pins des 64 anodes traverseront le pcb (sans soudure) Reroutage de 6 pins de HT et de GR Pins with extensions mars 2012Réunion Projets - SERDI15

Vue Top 54.5 x 54. mm 1.5 mm d’épaisseur (1.2 mm possible) 8 couches Trou de 3.2 mm au milieu pour la fixation 3 zones de 16.5 x 2.5 mm rajoutées pour faciliter l’enrobage L’empreinte de MAPMT en bas à droite correspond à celui dont les pins sont prolongées 5 mars 2012Réunion Projets - SERDI16

Top layerLayer 2Layer 3Layer 4 Layer 5Layer 6Layer 7 Bottom layer 5 mars 2012Réunion Projets - SERDI17

EC-ANODE correspondant au MAPMT avec les pins reroutées au niveau de l’EC-dynode. Trous plus gros pour les extensions Les pcbs seront les mêmes (trous non représentés) Extensions Zones libérées pour le passage des câbles kapton 18

Cette carte permet de router les 64 signaux vers le connecteur Le choix du connecteur est crucial. Il ne doit pas être trop haut, trop long, ni trop large mais ne pas empêcher le routage. 19 Pcb flexible Pcb rigide Aussi long que besoin connecteur 23.7 mm ~ 24 mm < 19 cm

2 types de pcbs prévus: 1 avec un flex droit 1 avec un flex coudé Routage similaire Même orientation Un avec connecteur côté top, l’autre côté bottom Assemblage plus simple 20 CONNECTORCONNECTOR connector CONNECTORCONNECTOR

Premier pcb rigide: 24 x 23.7 x 1.5 mm Flex: 16 x 50 x ? mm Second pcb rigide: 16 x 55 x 1.5 mm Epaisseur des rigides peut être passée à 1.2 mm Parties rigides: 6 couches Flex: 4 couches Trous pour le passage des 14 extensions venant de l’EC-dynode: 2 mm. Exemple de routage

22 ASICs Connector Rigid from EC-ANODE Connector toward the PDM board As close as possible Flex from EC-ANODE Spécifications: Un ASIC est assigné à un MAPMT  36 ASICs doivent être présentes sur les cartes de l’électronique de l’EC-back. Elles doivent aussi inclure les connecteurs vers les cartes EC-anode et la carte PDM, ainsi que tous les composants passifs dont on a besoin. L’idée est d’avoir 6 cartes, perpendiculaires à la structure mécanique du PDM, qui seraient fixées sur une autre structure. Chaque carte aurait 6 connecteurs (vers EC-anode), 6 ASICs, beaucoup de composants passifs et 1 connecteur vers la carte PDM. Volume for Electronics: EC_asic, HV box, PDM board PDM Frame With EC_front MAPMT

ASIC BASIC FASIC D 23 3 ASICs, avec leurs composants passifs associés, de chaque côté de la carte 6 connecteurs (68 pins: 64 anodes + 4 gnd) côté top 1 connecteur (120 pins) côté top 68 pins68 pins ASIC A 68 pins68 pins ASIC C ASIC E 120 pins ABCDEF 68 pins68 pins 68 pins68 pins 68 pins68 pins 68 pins68 pins

Salleh Ahmad : design et tests de SPACIROC. Tests carte EC-UFFO. Pierre Barrillon : coordination électronique frontale (EC) LAL et EUSO-Ballon, soft tests SPACIROC/carte EC-UFFO (Labview), soutien tests, suivi des cartes EUSO-Ballon. Sylvie Blin : design et tests de SPACIROC. Schéma carte EC-UFFO et EC-ASIC. Suivi CAO des cartes EUSO-Ballon. Francisco Campos : câblage traversants cartes test SPACIROC Dominique Cuisy : CAO de l’EC-UFFO et de la carte de tests SPACIROC2. Coordination CAO EUSO-Ballon. Sylvie Dagoret : physicienne en charge au LAL. Project Manager d’EUSO-Ballon. Pierrick Dinaucourt : recherche et mise en bib des composants Mowafak El Berni : schéma carte test_SPACIROC1 (PQFP240) Michel Gaspard : gestion approvisionnement et câblage cms carte test et SPACIROC_160 Eric Plaige : firmware carte test_SPACIROC1 et EC-UFFO Régis Sliwa : recherche et mise en bib des composants. CIP de SPACIROC Jean-Luc Socha : CAO des cartes d’EUSO-Ballon : EC-dynode, EC-anodes, EC- ASIC, test_EC_ASIC. CAO cartes test_SPACIROC1 (QFP240 et QFP160). Stéphane Trochet : câblage cms carte test SPACIROC_160 OMEGA : soutien design SPACIROC 1 & 2

80 pins connector Holes welcoming screws for fixing ASIC 2 HV deviders, this eases the rooting on one layer of the HV signals (no crossing lines) One 80 pins connector (AXN5) for I/O signals located in the middle of the PCB. This looks like the only option to insert this connector and have a possible rooting 2 holes for fixing with screws on the mechanical structure 2 HV deviders, this eases the rooting on one layer of the HV signals (no crossing lines) One 80 pins connector (AXN5) for I/O signals located in the middle of the PCB. This looks like the only option to insert this connector and have a possible rooting 2 holes for fixing with screws on the mechanical structure Resistors network HV

Passive components All inputs data_pc and data_ki outputs 80 pins connector

Copper thickness of the 10 layers Preg thickness of the 10 layers The 5 types of vias: v12c1c2: 120  m between C1 & C2 v25c8c9 : 250  m between C8 & C9 v20c2c7: 200  m between C2 & C7 v20c2c8: 200  m between C2 & C8 h104c9c10: 1.04 mm between C9 & C10 The 5 types of vias: v12c1c2: 120  m between C1 & C2 v25c8c9 : 250  m between C8 & C9 v20c2c7: 200  m between C2 & C7 v20c2c8: 200  m between C2 & C8 h104c9c10: 1.04 mm between C9 & C10 Chip on board Total thickness after discussion with company : 4.1 mm

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