CEA / DSM / IRFU Mesures de charges et de temps avec l’ASIC SCOTT Journée VLSI / IN2P3 22 Juin 2010 Pour l’IRFU F. Guilloux, E. Delagnes

CEA / DSM / IRFU Km3Net Design Study (FP6) & Preparatory Phase (FP7) Km3Net : Consortium européen pour la réalisation d'un télescope à neutrinos en haute mer, avec un volume d'au moins un kilomètre cube, siégeant au fond de la Méditerranée. Expérience similaire en cours de fonctionnement : Antares. 2 / 22 22/06/2010Journée VLSI 2010  SCOTT : ASIC de lecture des PMTS pour KM3NET

CEA / DSM / IRFU Km3Net Design Study (FP6) & Preparatory Phase (FP7) Capitalisation sur l’électronique d’Antares >Schémas de lecture : ASIC + SoC (FPGA+µProc) >Retour d’expérience sur les ASIC ARS déjà dessinés à Saclay Facilité de calibration, unicité des voies de traitement (indépendant des caractéristiques des pulses), asic synchrone … Nombre de voies : ~ modules optiques(≠ Antares) 22/06/ / 22 Journée VLSI 2010 Front End Asic System on Chip Analog Signal Digital data Ethernet data link Shore Voie échantillonnage analogique Voie Charge Voie Temps Voie gabarit ARS

CEA / DSM / IRFU Km3Net Design Study (FP6) & Preparatory Phase (FP7) Adaptabilité aux PMTs 3’’ & 8’’ (≠ Antares) Pas de décision sur le module optique 31 x 3’’ ou 1 x 8/10’’ « All Data to Shore » Pas de trigger en mer : toutes les données doivent arriver à terre avant mise en place d’un filtre de sélection  200kHit/s (poissonnien) pour un module optique Contraintes de la physique Reconstruction de traces de lumière émises par effet Cherinkov >Mesure de temps d’arrivée des photons sur le module optique σ T < 2 ns rms >Mesure de la charge des photons reçus sur ~ 100 pe (mais 99% de SPE) ( ΔE/E 10 pe ) 22/06/ / 22 Journée VLSI 2010  Nouveau concept de lecture des PMTs

CEA / DSM / IRFU Temps au dessus du Seuil (Time Over Threshold – TOT ) Principe de traitement des impulsions Les signaux analogiques sont comparés à différents seuils (placés linéairement ou non). Les sorties binaires permettent d’extraire les temps de transitions aux seuils fixés. Etude sur le TOT: >Reconstruction du pulse >Reconstruction de la charge (fit, trapèze, TOT, …) Charge ≈ log(TOT). La précision de la reconstruction dépend du nombre de seuils & de la résolution temporelle 22/06/ / 22 Journée VLSI 2010 Time Amplitude Threshold 1 Threshold 2 Threshold 3 Time Amplitude t1t1 t2t2 t3t3 t4t4 t5t5 t6t6  Reconstruction de la charge par TOT

CEA / DSM / IRFU Temps au dessus du Seuil (Time Over Threshold – TOT ) >Reconstruction du temps par interpolation de tpic Relation log entre Tpic & TOT Correction du walk sans intervention de la charge ! 22/06/ / 22 Journée VLSI 2010  Reconstruction du temps par TOT σ T < 350 ps rms

CEA / DSM / IRFU Architecture de SCOTT : Principe du traitement des données Réalisation du TOT Fifo & Lecture sélective Exemple : 3 voies touchées 22/06/ / 22 Journée VLSI Sampling memory 1 Discriminator k digital output Input k DAC k 16 digital cells (~ 20ns) Circular memory 16 digital cells (~ 20ns) Sampling memory 2 Digital Fifo + Zeros suppress Trigger ? No dead time Channel 0 Channel 2 Channel 3 memory 1Fifo Channel 0 Channel 2 Channel3 Channel 0Channel 2 Readout Channel3 16 bits N discriminators Partial readout of the FIFO Channel 0 Digital data TimeStamp Channel Number Channel 1 Digital data Channel Number Channel 2 Digital data Channel Number 16 bits4 bits16 bits4 bits16 bits4 bits16 bits= 80 bits / memory Number of trigged channels 4 bits M1 M2 Time Slices

CEA / DSM / IRFU Architecture de SCOTT : lecture PMT 8’’ & 3’’ 1 PMT pour N voies 22/06/ / 22 Journée VLSI 2010  Voies indépendantes  Nombre de PMT / ASIC flexible  + de voies  + de précision Mem 1Mem 2 FIFO + SZ Soc Scott Example of Scott with k PMTs Mem 1Mem 2 FIFO + ZS Soc Scott Example of Scott with 1 PMT K PMTs : 1 voie / PMT

CEA / DSM / IRFU Prototypes SCOTT 0 & SCOTT 1 22/06/ / 22 Journée VLSI 2010 AMS BiCmos 0.35µm >SCOTT 0 3x4.2 mm² Novembre 2008 : Switch + Discri + DAC + Fast Mem + Time Stamp + LVDS (A) >SCOTT 14.2x3.9 mm² Septembre 2009: idem SCOTT 0 + FIFO + Zero Supress + LVDS (D) Scott 0 Scott 1

CEA / DSM / IRFU Prototypes SCOTT 0 & SCOTT 1 22/06/ / 22 Journée VLSI 2010 Digital >Fast Mem +  Time step = 1.25ns >« Autotrigger » Sélection libre des voies de triggers >Timestamp 16 50MHz  Time step = 20ns >FIFO Double « clocks » 9216 bits  32 « time slices »  640ns (en continue) >Check hands readout 4 bits //  200Mbits/s 200kHit/s (SPE 3 seuils) Sans : 54.4Mb/s Avec : 16Mb/s Power consumption >500mW Analogue >16 voies >Multiplexeur 1  8 >DAC 10 bits LSB de dynamique >Discriminateurs (σ offset = 350µVrms)

CEA / DSM / IRFU DAC 10 bits Multi LSB resistor string DAC [1] “A 10-bit Folded Multi-LSB Decided Resistor String Digital to Analog Converter, Chun- Chieh Chen & Al, ISPACS /06/ / 22 Journée VLSI 2010  Linéarité garantie par design  Réduction du nombre de résistances + Moins de surface - Augmentation de l’INL Vref + K bits Vref -V(1) … V(2^k-1)V(2^k-2)V(2^k-3) M bits K+M = N bits (R+) + (R-) = R  Rtot = 2^k*R R+ R- R Vref - Vref + 2^(N-1) Example of LSB shift for a constant coarse resistor string output : VDAC Optimum : 247

CEA / DSM / IRFU DAC 10 bits >Unit resistor size : 30x3µm²  2400 Ω >Total resistor 30kΩ  3.3V dynamic range, 1.5V >Area : 200x420µm² 22/06/ / 22 Journée VLSI 2010 Resistor Ladder 360µm Command 60µm Buffer 160µm Low Offset Buffer (<LSB) Stack ladder to avoid linear gradient effect on INL 200µm

CEA / DSM / IRFU DAC 10 bits 22/06/ / 22 Journée VLSI 2010 Scott 0 Individuellement DAC 10 bits mais offset entre les 16 DACs. Scott 1 DAC 10 bits (INL & DNL) Correction des offsets entre DACs DAC 1 DAC 2 DAC 15 DAC 16 Vref + Vref - Distributed parasitic resistors network Scott 0Scott 1  Utilisation d’une seule caractéristique de DAC pour la calibration

CEA / DSM / IRFU Discriminateurs Pas d’horloge dans le partie analogique Amplificateur à fort gain : ~ 110dB 22/06/ / 22 Journée VLSI dB 50 dB VDAC Vref Vin  Gain ~ 2  Faible offset  Gain ~ 20  Faible offset

CEA / DSM / IRFU Discriminateurs 22/06/ / 22 Journée VLSI 2010 Scott 0 SimulationsMesuresUnités Bandwidth220170MHz Min Rise/Fall Time for full scale ps Offset0.350< 1mVrms Dim : 240x170 µm² Power consumption 4.4 mA Dynamic range [0.9V – 2.4V] Exemple d’offset : Pulses de 20mV envoyés sur 8 voies  Offset maitrisé : possibilité de calibration unique par voie

CEA / DSM / IRFU Discriminateurs Bruit synchrone >Post Simulation : il manque un buffer numérique  rise time ~ 10ns -Surconsommation -Bruit dû aux alimentations -Ecriture dans la FIFO ~ 25MHz Remarques : 1) Simulation numérique masque le défaut 2) Extraction « digital » insuffisante 22/06/ / 22 Journée VLSI 2010  Un buffer dans le numérique  beaucoup de problèmes Scott 1 SupportScott 1 Soudé

CEA / DSM / IRFU FIFO Mémoire élémentaire Matrice ~ = 50MHz 22/06/ / 22 Journée VLSI 2010  FIFO maison Horloge d’écriture et de lecture ≠ [OK] Lecture sélective[OK] 21.6 µm 15 µm 1570 µm 2330 µm Lecture sélective sur 170µm

CEA / DSM / IRFU Banc de tests 22/06/ / 22 Journée VLSI 2010  Acquisition du banc de test reprend le schéma d’acquisition de l’expérience Pattern generator Scott 1Virtex 4 Ethernet link Direct connection through Connector to ML405 DACADC Scott 1 Analogue inputs LVDS Outputs Local Oscillator Virtex 4 Firmware Pattern generator SlowControl Scottland V1 (2 boards : ASIC on support or direct on board ) ML405 VxWork Ice server GUI & Ice Client DLL & Labview

CEA / DSM / IRFU Banc de tests 22/06/ / 22 Journée VLSI 2010 Pattern generator Scott 1Virtex 4 Ethernet link Direct connection through Banc de tests de Scott 0

CEA / DSM / IRFU Sortie Digital SCOTT 0 >Pas de FIFO >96 bits / voie 3 times slices 22/06/ / 22 Journée VLSI 2010  1.25ns [OK]  résolution en temps ~ 650ps rms Large pulse Small pulse Large pulse + Small pulse

CEA / DSM / IRFU Sortie Digital SCOTT 1 Lecture à 25MHz 22/06/ / 22 Journée VLSI 2010  Lecture sélective [OK] Pulses Géné Pulse sur 1 mémoirePulse sur 2 mémoires Pulses PMT Zero Suppress 12 voies 4 voies voies

CEA / DSM / IRFU Conclusions Traitement du signal par TOT + Adapté à la reconstruction de charge & la mesure de temps pour les PMTs + Une seule voie de traitement pour tous types de pulse + Optimisation des seuils pour favoriser certains signaux (SPE) Deux prototypes d’ASICs testés SCOTT 0 & SCOTT 1 Toutes les fonctionnalités sont présentes + performances : >Résolution en amplitude : 10 bits >Résolution en temps : bin de 1.25ns  800MHz >TimeStamp : 16 bits >Zero Suppress Perspectives >SCOTT 2 prévu pour septembre 2010 Correction partie digital Optimisation du bruit analogique (passage en différentiel en entrée d’ASIC) Rationalisation du digital (Collaboration avec Stefano Russo de l’INFN) -Ré-ecriture en VHDL et placement routage 22/06/ / 22 Journée VLSI 2010

CEA / DSM / IRFU Backup : Temps au dessus du Seuil (Time Over Threshold – TOT ) 22/06/ / 22 Journée VLSI 2010 Validité du concept pour la reconstruction de charge Exemple de reconstruction théorique de charge >Reconstruction géométrique par la méthode des trapèzes >4 seuils ~ 1/3 pe, ~ 2/3pe, ~ 4/3pe, ~4pe >Charge moyenne 1pe ΔE/E < E ≤ 10 pe