S. Barsuk, C. Beigbeder, D. Breton, D. Charlet, O. Duarte, P. Imbert, B. Ky, J. Lefrançois, F. Machefert, C. Pailler, E. Plaige, P. Robbe, V. Tocut, I. Videau L’Electronique LHCb au LAL Visite du Groupe LHCb, le jeudi 20 octobre 2005

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb2 Les Calorimètres LHCb Mesures des énergies, positions Identification des hadrons, électrons, γ, π 0 Trigger L0 (SPD/PRS/ECAL/HCAL): Sensible & rapide (40MHz) Pas de « pile-up » (shaping à 25 ns) Châssis Front-end Alim. Calibration Alim. SPD-PRS Very front-end Scintillating Pad Det (SPD) Preshower (PRS) Scint. Pad + Fibres+ MAPMT 5953x2 voies ECAL Shashlik (Pb-scint.) 5953 voies HCAL Tuiles (Fer-scint.) 1468 voies Même électronique Mêmes châssis Front-end commun en partie Mêmes châssis

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb3 La Carte de « Front-End » Carte de lecture Déclenchement de premier niveau

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb4 Electronique ECAL - HCAL PMT : Signal transporté au shaper (intégrateur) par câble coax Dynamique : GeV/c (Et) Résolution ECAL : 10%/  E  1% Résolution HCAL : 80%/  E  10% Typiquement (50) photo-électrons / GeV dans ECAL (HCAL) Impulsions PM mises en forme en 25ns avant intégration (delay line clipping) ADC 12 bit Bruit max ~ 1 ADC ECS (SPECS) ~

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb5 Trigger de premier niveau (L0) L0 : Hardware Operations « pipelinées », synchrones, à latence fixe (4  s) Réduit la fréquence de 40MHz à 1MHz Détecteurs utilisés : Vertex detector, Muon and Calorimeter (SPD, PRS, ECAL and HCAL) Logique basée sur Et dans des zones de 2x2 cellules Valeur ADC convertie en 8 bits (ADC 12 bits) et somme de l’energie Nécessité d’accéder à l’information des voisins De la même carte (2x2) De 2 cartes d’un même châssis De 2 cartes de deux châssis différents On ne garde que l’information sur le plus fort dépôt Fond de panier spécifique Interconnexion complexe

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb6 ASIC Shaper ECAL – HCAL et Delay Chip Mise en forme et integration Shaping en 25 ns Résidu < 1% après 25 ns Plateau intégrateur ~ 4 ns Linéarité < 0.5% Tps montée ~ 5 ns INTEGRATEUR INPUT SIGNAL ADC INPUT SIGNAL Composant Produit et Testé Delay Chip : fournit 4 horloges déphasées vs horloge principale Utilisé par d’autres groupes : Annecy, Barcelone, Clermont, IHEP (Russes) Courbe de linéarité de la phase

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb7 ECAL – HCAL: FEB Analog Part Time Adjust. Traitement digital (x4): Synchronisation Correction de Piédestal Trigger 8-bit Calibration 5 GeV/c saturation Data: latence L0 (256 deep) Derandomizer (16 deep) Traitement Trigger: Envoie aux voisins Reçoit des voisins Calcul des sommes 2x2 Envoie le maximum Event Builder (Sequenceur) Header (evt id, type evt, …) Control Word 32 voies Bit parité ECS Power Regulators Protections

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb8 Traitement digital des données : le PGA de Front-End Composant non reprogrammable (Actel Anti-fuse) Composant déjà intensivement testé De nombreux paramètres sont protégés par triple voting Injection de valeurs de test (RAM) Soustraction (2 méthodes) - plus petit des 2 précédents - variation contrôlée du piédestal Calcul des données Trigger - Saturées à 5Gev/c - Calibrées (Cte) - Sortie à 80MHz vers Trig PGA Données stockées dans une latence. A réception du L0, evt retardé est envoyé vers derandomizer et PGA Séquenceur Front-End Commande et Interface I2C (ECS) Acquisition des données par le CROC

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb9 Architecture DAQ et Trigger MUR DAQ (Annecy) TTC, ECS Annecy Clermont Barcelone / Clermont (Collaboration des labos IN2P3, Bologne, Barcelone) LAL LAL LAL Bologne

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb10 La carte actuellement en test au LAL Flux élevé de particules Utilisation de composants non reprogrammables (Anti-fuse) BGA soudés en usine Développement d’un support (R. Cizeron) Composant plaqué sur (mousse+PCB) à forte pression Nouvelle version du composant peut être testée en 5 min.

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb11 Etat des tests de la carte de Front-End Partie Analogique Bruit, linéarité, cross-talk Front-End PGA Intensivement testé depuis de nombreux mois Méthodes : Injection d’un signal ~ PM Injection de pulses de test (on-board) Injection de Patterns de test dans la RAM d’injection du FE PGA Vérification au niveau du CROC que les données sont correctes Le CROC fournit de nombreux outils de « debugging » des cartes (L0 consécutifs à 40MHz, variation de la fréquence de l’horloge, envoi de signaux de commande, acquisition de données, …) Trigger PGA En cours de test au Labo Les calculs trigger et le transfert de données entre cartes ECAL/HCAL ont été testées Injection de Patterns de test au niveau des PGA de Front-end (RAM d’injection) Vérification des résultats des calculs au niveau du PGA Trigger (RAM d’espionnage) Reste à tester les échanges de données avec les autres cartes PRS (Clermont) Carte de validation (Annecy) Test combiné prévu pour novembre

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb12 La Carte CROC Carte de contrôle du châssis Envoi des données vers la DAQ Acquisition autonome

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb13 Contrôle d’un châssis et DAQ Le CROC reçoit (extérieur au châssis) et redirige vers le fond panier L’horloge Les signaux de trigger de premier niveau et de commande (Readout Supervisor) Les signaux de slow control (SPECS) Le CROC reçoit (fond de panier) Les données envoyées par les cartes de Front-End Complète avec des informations sur l’origine des données (identification) Envoie les données par deux nappes de fibres optiques (2x8, 1.6Gbits/s) Le CROC comporte également un système d’acquisition autonome basé sur le SPECS Fournit une horloge/L0/commande autonome sur demande de l’utilisateur Acquisition des événements d’un châssis avec tri des données à acquérir par le PC Les tests des cartes de Front-End se font par ce moyen

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb14 Schéma de principe (prototype)

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb15 Les premiers prototypes du CROC

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb16 Prochaine version (2006) 2 cartes optiques Clock, L0, Broadcast SPECS (ECS) Carte durcie aux radiations

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb17 Le Châssis

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb18 Dedicated backplane ECS Alim. Clock Trigger Readout Châssis/Carte interconnections

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb19 Grande complexité du fond de panier Flux de 200Gbit/s sur la partie Trigger du Backplane 100 connexions RJ45 serialisées à 280Mbits/s

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb20 Le Contrôle du Détecteur (ECS)

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb21 SPECS : Contrôle de l’expérience (ECS) Un maître connecté à plusieurs esclaves Connexion bi-directionnelle, série, synchrone Lignes différentielles (longue distance) Câble/connecteur ethernet Maître à technologie PCI

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb22 SPECS : ECS dans la caverne Carte PCI Située dans un PC Comporte 4 maîtres pouvant parler à 4 chaînes d’esclaves SPECS Esclave SPECS (carte Mezzanine) Située sur l’électronique Résistant aux niveaux de radiation attendus Fournit I2C, JTAG et bus Parallèle Bus 10Mbits/s

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb23 Utilisation du SPECS généralisée dans LHCb 32 Links 26 Links 25 Links 80 Links 17 Links Importante responsabilité du groupe LAL Projet a intégré les contraintes/requêtes des autres sous-détecteurs Augmentation de la complexité

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb24 Développement logiciel pour le SPECS 2 librairies ont été développées: SpecsLib Elle calcule les trames à envoyer pour les opérations de lecture et d’écriture Pour les différentes modes de transfert I2C, JTAG, Bus Parallèle SpecsUser Convertit les informations fournies par la SpecsLib en des valeurs utilisables Gère les paramètres de status du SPECS Gère les accès complexes JTAG, I2C, DMA, communication avec DCU (ADC) de l’esclave Ces librairies fonctionnent sous Linux et Windows

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb25 Autres Activités…

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb26 Développements logiciel pour les bancs Le SPECS est utilisé pour l’ensemble de nos tests Développement d’un logiciel de contrôle de notre électronique Configuration Contrôle Acquisition Pour nos cartes de Front-End et CROC Les groupes de Clermont et IHEP utilisent également ce logiciel pour leur électronique

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb27 Backplane de test des cartes de Front-End

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb28 Tolérance aux radiations Problèmes potentiels Doses accumulées (200 rad/year au niveau des châssis) : 2krad en 10 ans Single Event Effects (SEE): Single Event Upset (SEU) – bit-flip FPGA/RAM Single Event Latchup (SEL) – peut être destructif “court-circuit” Le plus sérieux danger pour le Calorimètre : les neutrons MeV -1.cm -2.y -1 E(MeV) Spectrum (electronic area) Plusieurs périodes d‘irradiation en faisceau pour le choix et le test des composants Paul Scherrer Institute (Suisse) : proton GANIL (Caen): ions lourds Centre de Proton-thérapie d’Orsay Neutrons

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb29 Irradiation tests Les effets des doses accumulées sont observées typiquement après 50 krad→ OK! SEU facilement observés Protections : Registres protégés par Triple Voting (vote de majorité entre trois copies du registre) Bit de parité dans les données Configuration du FPGA protégée Anti-fuse FPGA (ACTEL ) SEL sont observés avec des flux correspondant à plusieurs années de fonctionnement Estimations basées sur des hypothèses pessimistes Les SEL sont rarement destructifs Cycle d’alimentation corrige le problème Utilisation de « Switch » MAX (testés à GANIL) ! Delay Chip protection: de 3 jours à 300 ans! SEU cross-section measured at GANIL

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb30 Organisation du groupe L’organisation du groupe est basée sur de petites équipes constituées d’1 à 2 physiciens et d’1 à 2 ingénieurs CROC Olivier, Frédéric Front-End board Readout Christophe, Jacques, Sergey, Frédéric Trigger Beng, Christophe, Patrick, Sergey SPECS Claude, Daniel, Eric, Ioana, Patrick Implication de Dominique dans les différents groupes Travail en parallèle sur les bancs de salle d’électronique N’interdit pas les échanges entre les équipes

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb31 Le Calendrier 262 cartes FEB Test des cartes Deux bancs Test de 16 cartes dans un châssis (2 fois par semaine!) « Debugging » des cartes défectueuses dans un châssis de test spécifique Mars Dernier tests Proto AvrilMaiJuin Tests pré-série 16 cartes Juil.Août Réception et Test carte série 32 cartes/semaine Test combiné avec quelques cartes Installation 1ère moitié Oct/Nov/Dec.JanvFévSeptOct Installation 2nde moitié Test combiné LAL, Clermont, Annecy Câblage électronique 5 à 6 semaines x 2 hommes

Frédéric MACHEFERT Jeudi 20 octobre 2005Visite du Groupe LHCb32 Le Calendrier 30 CROC SPECS Mars Proto ProAsic + F. Opt. AvrilMaiJuin Tests proto Juil.Août Production des cartes série Oct/Nov/Dec.JanvFévSeptOct Test des cartes série Mars Proto final esclave (Maître prêt) AvrilMaiJuin Test proto final Juil.AoûtNov DecJanvFévSeptOct PRR SPECS Production série Maître - esclave Test prod.