Gestion des Périphériques 2006 - 2007 (Transparents de F. Dromard) PERI Master ACSI

Introduction Système d’E/S Evaluation des performances Mesure Dépend de l’application Mesure Débit : quantité de données / unité de temps Nombre d’opérations d’E/S / unité de temps PERI Master ACSI

Introduction Classement d’organes d’E/S Comportement Partenaire Entrée Sortie stockage Partenaire Humain Machine Débits de données Débit crête PERI Master ACSI

Points abordés Principes généraux des E/S BUS d’entrées sorties Disques magnétiques Pilotes de périphériques PERI Master ACSI

Système d ’E/S typique processeur cache Pont hôte mémoire Bus D’ E/S interruptions processeur cache Pont hôte mémoire Bus D’ E/S Contrôleur disques Contrôleur vidéo Contrôleur réseau Contrôleur série D1 D2 écran PERI Master ACSI

Principes généraux des E/S Aspects Matériel Processeur Périphérique Adaptation Espaces d’adressage et E/S Instructions et E/S Echanges synchrones Echanges asynchrones PERI Master ACSI

Principes généraux des E/S Coté processeur Présente une adresse Présente une donnée (écriture) Reçoit une donnée (lecture) Adresse Contrôle Processeur Données PERI Master ACSI

Principes généraux des E/S Coté périphérique Matériel spécifique Electronique de commande Ecran Clavier Souris Imprimante Disque Réseau …etc Commandes Electronique de commande Etats Matériel spécifique Données PERI Master ACSI

Principes généraux des E/S Adaptation Technologique Logique Temporelle Périphérique Adresse Commandes Electronique de commande Matériel spécifique Contrôle Etats Processeur Adaptation Données Données PERI Master ACSI

Principes généraux des E/S Adaptation Périphérique accessible au processeur Registres adressables Registres de contrôle Registres d’états Registres de données PERI Master ACSI

Principes généraux des E/S Souvent plusieurs adaptations Interfaces Niveaux électriques Signaux Protocole Périphérique Adapt. 1 Adapt. 2 Proc. Périph. Interface 1 Interface 2 Interface 3 PERI Master ACSI

Principes généraux des E/S Terminologie Interface Cartes d’interface Adaptateur (adapter) Contrôleur (controller) Unité d’Echange Périphérique (I/O Device) PERI Master ACSI

Principes généraux des E/S Espaces d’adressage et E/S Processeur à deux espaces d’adressage Espace mémoire Instructions mémoire Espace entrées / sorties Instructions d’E/S IN reg, adresse OUT reg, adresse N -1 P -1 Espace mémoire Espace E/S PERI Master ACSI

Principes généraux des E/S Espaces d’adressage et E/S Processeur à un seul espace d’adressage E/S mappées en mémoire Pas d’instructions d’E/S Dans les deux cas Nécessite un décodage d’adresse Espace d’adressage N -1 E/S mémoire PERI Master ACSI

Principes généraux des E/S Instructions et E/S Pour effectuer une opération d’E/S, le processeur exécute une instruction Différences avec les accès mémoire Vitesse : E/S souvent plus lentes Donnée échangée E/S : octet, Mémoire : mot Autonomie Taux d’erreurs PERI Master ACSI

Principes généraux des E/S Instructions et E/S Les registres E/S ont un comportement différent de celui des cases mémoire Lecture / écriture Lecture seule Écriture seule Lecture avec remise à zéro PERI Master ACSI

Principes généraux des E/S Echanges synchrones adresse proc. donnée proc. / périph. c o n t r ô l e proc. sens sortie entrée temps proc. échange échange PERI Master ACSI

Principes généraux des E/S Echanges synchrones adresse proc. donnée proc. / périph. c o n t r ô l e proc. entrée sortie proc. échange échange PERI Master ACSI

Principes généraux des E/S Echanges synchrones avec attente adresse proc. donnée périph. c o n t r ô l e entrée proc. sens temps proc. ready périph. échange PERI Master ACSI

Principes généraux des E/S Echanges asynchrones - lecture adresse proc. périph. donnée entrée c o n t r ô l e sens proc. req ack périph. 1 2 3 4 5 6 7 1 PERI Master ACSI

Principes généraux des E/S Echanges asynchrones - écriture adresse donnée Proc. c o n t r ô l e sens sortie req ack périph 1 2 3 4 5 6 7 1 PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Vue d’ensemble 1 émission Périphérique série Processeur réception 1 start D0 D1 D7 P stop T T T T T T PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Organisation interne émission Réception 1 Logique de contrôle 1 Emission réception PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Réception Détecte le bit start Assemble les bits Vérifie parité et stop 1 bit d’état : registre réception plein 1 Registre à décalage réception 8 Registre réception 8 bits PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Emission Ajoute parité et stop Emet en série 1 bit d’état : registre émission vide 8 bits Registre émission 8 émission Registre à décalage 1 PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Registre d’état Bit 0 : registre réception vide/plein Bit 1 : écrasement en réception Bit 5 : registre émission plein/vide Bit 6 : rien à émettre Bit 2 : erreur de parité ….. PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Vu du processeur Registre de contrôle Registre émission Logique de contrôle Registre d’état Registreréception C/D CS Lec Ecr PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Accès aux Registres Entrée Lecture Sortie Ecriture C / D = 0 Registre réception Registre émission C / D = 1 Registre d’état Registre de contrôle PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Interactions entre registres Bit d’état registre réception plein : Mis à 1 lorsque recopie reg. à décalage -> reg. récept. Mis à 0 lorsque lecture registre réception Bit d’état registre émission vide Mis à 0 lorsque écriture dans registre émission Mis à 1 lorsque recopie reg. émission -> reg. à décalage PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Interactions entre registres Bit d’état écrasement en réception : Mis à 1, lorsque recopie reg. à décalage -> reg. récept., si bit d’état registre réception vaut 1. Mis à 0 lorsque lecture registre d’état. Bit d’état rien à émettre Mis à 1 lorsque recopie reg. émission -> reg. à décalage si bit d’état registre émission vide vaut 1. Mis à 1 lorsque recopie reg. émission -> reg. à décalage PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Raccordement au processeur A9:0 C/D décodage IO/M CS Périphérique Série Processeur RD RD WR WR PERI Master ACSI

Principes généraux des E/S Exemple : périphérique série asynchrone Raccordement au processeur Adresses : 3F8 et 3F9 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 1 1 1 1 1 1 0 0 0 CS = A9+A8+A7+A6+A5+A4+A3+A2+A1+IO/M C/D = A0 PERI Master ACSI