Quoi de neuf en Microélectronique au DAPNIA ? Olivier Gevin SEDI/LDEF Complément à la présentation de la journée détecteur de décembre 2005 (cf WEB DAPNIA)
Passé Présent Futur IdefXs IdefX-E IdefX-S AFTER SAM-C, Roadmap pour les développements microélectroniques au DAPNIA Passé Présent Futur Front-end bas bruits IdefXs IdefX-E (ECLAIR) IdefX-S (SIMBOL-X) AFTER (T2K) SAM-C, SAM-2 (C.T.A.) …. Mémoires analogiques HAMAC MATACQ … SAM (HESS2) ASICs pour la physique nucléaire Chips pour Spiral2 ATHED SCALE (km3) Systèmes sur puce ARS (Antares) MIMOSA16 (R&D ILC) MIMOFAST (EUDET) MAPS MIMOSA8 ADC WILKY (brevet) SAR ADC TEST chips Prototype en fabrication Prototype en cours de test Prototype testé Série en cours de production
Utilisation généralisée de la techno AMS 0.35µm (0.17 en 2007 ?) Les grandes tendances de l’année 2006 Utilisation généralisée de la techno AMS 0.35µm (0.17 en 2007 ?) Utilisation du simulateur mixte (AD) « banalisée ». Réemploi systématique des blocs. Vers une démarche de conception TOP-DOWN (SCALE) Augmentations: Nombre de canaux. Digital (SC + Intelligence). Limites de nos outils atteintes: Simulations des chips complets à nouveau impossible. Routage (ou re-routage) des parties digitales très long. Vérification physique des gros designs (SCALE). Nombre de transistors (500000 pour SCALE) Solution probable grâce à l’accès à la totalité des outils Cadence à condition recherche/université via Europractice.
Méthodologie de conception et apport des nouveaux outils
Excellence du groupe reconnue au niveau international. CONCLUSIONS Excellence du groupe reconnue au niveau international. De nombreux projets en cours. Roadmap claire à moyen terme. Peu (voire pas) de disponibilités pour de nouveaux développements. Importance toujours cruciale du test (électronique nécessaire de complexité croissante). Problèmes d’outils réglés grâce à l’accès à Europractice ? Actions de R&D intégrées aux projets dans la mesure du possible. Peu de designs en collaboration avec d’autres instituts (IPHC, CERN en 2007 ?).