Test de Cartes : Le JTAG prend son envol

Partie 1 : le JTAG structurel ou Boundary Scan Test Access Port (TAP) TDI TDO TMS TRST# TCK Review on Boundary Scan Technology September 24, 2013

Historique et principe du Boundary Scan Le Boundary Scan Historique et principe du Boundary Scan Pourquoi le Boundary Scan devient si important Evolutions du Standard Jtag Boundary Scan : Test Structurel Review on Boundary Scan Technology September 24, 2013

Historique du Boundary Scan 1985 – Un groupe de fabricants européens forme le Joint European Test Action Group ( JETAG ) pour étudier le test de carte. 1986 – Des sociétés Nord-américaines rejoignent le groupe et JETAG se transforme en Joint Test Action Group ( JTAG ) Le standard de test JTAG 2.0 a formé la base du port de test du Standard IEEE 1149.1 et de l’architecture Boundary-Scan [ IEEE 1149.1b, 1994], Le standard IEEE est encore souvent appelé JTAG bien qu’il y ait d’importantes différences entre la dernière spécification JTAG (version 2.0) et le standard 1149.1. 1990 – IEEE Std 1149.1 – 1990 a été apprové comme standard IEEE. Review on Boundary Scan Technology September 24, 2013

Qu’est-ce que le Boundary Scan? Composant typique Core Logic 101010 101010 101010 101010 101010 101010 101010 101010 101010 101010 101010 101010 Review on Boundary Scan Technology September 24, 2013

Composant typique avec du Boundary Scan Le composant peut être contrôlé et testé au travers des broches TDI, TCK, TMS, & TDO Boundary Cells Core Logic TEST ACCESS PORT CONTROLLER (TAP) Test Data In (TDI) Test Data Out (TDO) Test Mode Select (TMS) Test Clock (TCK) Review on Boundary Scan Technology September 24, 2013

Méthodologie Boundary Scan Boundary Scan cells TAP Controller Serial Data IN & OUT TAP Core Logic The following illustration shows us the methodology of boundary scan function. Three basic functions: capture, shift, and update. TDI: - Test Data Input pin is serial input for test data and instruction bits TDO: - Test Data Output pin is serial output for test data TCK: - Test Clock pin provides clock signal to drive the device TMS: - Test Mode Select provides the logic level to change the state of the TAP Controller TRST: - Test Reset pins is optional pins used to reset the device into normal operating mode and make the boundary scan registers inactive Test of input pins: Bit pattern is input from the input pins into the boundary scan cell of the input pins. The bit pattern will then be shifted out on the TDO pins. From the output pattern, Agilent 3070 will be able to determine the failure. I.e. parallel in serial out. Test of output pins: Bit pattern is shifted from TDI pins into the boundary scan cell of the output pins. The bit pattern will then be shifted out onto the output pins. From the logic of the output pins, Agilent 3070 will be able to determine the failure. I.e. serial in parallel out. TAP TCK TMS TDI TDO Agilent Restricted 31-Jan13

Méthodologie Boundary Scan Parallel IN & Serial OUT TAP 1 Core Logic 1 1 TAP TCK TMS TDI TDO Agilent Restricted 31-Jan13

Méthodologie Boundary Scan Serial IN & Parallel OUT TAP Core Logic 1 1 1 TAP TCK TMS TDI TDO Agilent Restricted 31-Jan13

Méthodologie Interconnect Test Testpoints not needed Core Logic Core Logic 1 1 1 TAP TAP TDI TDO TDI TDO TCK TMS Agilent Restricted 31-Jan13

Méthodologie Silicon Nails Test Testpoints not needed Core Logic Core Logic 1 1 TAP TAP TDI TDO TDI TDO TCK TMS Agilent Restricted 31-Jan13

Combinaison de differentes méthodes de test boundary scan Testpoints not needed TAP TAP TDI TDO TDO TDI Bscan connect test Silicon Nails Test Bscan Interconnect test 1149.6 Test Agilent Restricted 31-Jan13

Pourquoi le Boundary Scan devient si important Historique et principe du Boundary Scan Pourquoi le Boundary Scan devient si important Evolutions du Standard Jtag Boundary Scan : Test Structurel Review on Boundary Scan Technology September 24, 2013

Aujourd’hui la Technologie est différente Faster Smaller Richer Smarter Easier En plus des tendances technologiques : Cycles de conception plus courts – Temps de réponse plus rapide Rappel des produits Review on Boundary Scan Technology September 24, 2013

Rappel des produits en cas de probléme Batteries Recall - Hazard Fire hazard Quantity 6,000,000 laptops from Apple/Dell Price $71.50 Total damage : USD429M This is just loss of revenue DOES NOT INCLUDE LOSS IN GOODWILL AND OTHER RELATED COSTS Recall of Certain Notebook Computers – Hazard Users could receive a mild electric shock when the recalled computers are connected to a phone line and the phone rings. Quantity 5600 Price $1500 Total damage : USD 8.4M This is just loss of revenue DOES NOT INCLUDE LOSS IN GOODWILL AND OTHER RELATED COSTS Review on Boundary Scan Technology September 24, 2013

Tendances – Cycles NPI plus courts Cycles de conception sont plus courts. Téléphones Mobiles : Début 2000 – cycle de conception 24 mois Aujourd’hui – cycle de conception 9 mois  Tendance similaire (bien qu’à des degrés différents) dans l’industrie électronique en général. En conséquence, le temps est plus court pour répondre aux problèmes de qualité quand ils arrivent. Review on Boundary Scan Technology September 24, 2013

Evolutions du Standard Jtag Boundary Scan Histoire du Boundary Scan Pourquoi le Boundary Scan devient si important Evolutions du Standard Jtag Boundary Scan : le test structurel Review on Boundary Scan Technology September 24, 2013

? Le Boundary Scan et ses extensions Revision Test Type Application IEEE Std Boundary Scan Standards and Initiatives 1149.1 1532 P1687 CET 1149.1 General Update (1st Rls 1990) Digital BSCAN Connectivity (DC) 1149.1-2001 (BSDL 1994) IEEE 1149.6 1st Release 2002 In-System Config Device Programming 1532-2002 SJTAG P1581 TDI TMS TCK 1149.1 TDO 1st Release 2003 Advanced I/O Connectivity (AC) 1149.6-2003 BIST 1st Release 2005 Embedded Core Multi-core ASIC 1500-2005 IEEE 1532 1st Release 2011 I/O loopback (w/o adding pins to device). Non-BSCAN Memory Device (DDR, SRAM, FLASH) 1581 P1687 1st Release 2012 Analog-Dgital BSCAN Connector & Non-BSCAN Device Powered OPENs. 1149.8.1 Initiative (former A-Toggle) P1687 draft WIP Internal JTAG Embedded Instrumentation P1687 Initiative Working Group System JTAG System-based Connectivity (DC) SJTAG Proposed Initiative 1149.8.1 P1687 IEEE 1500 IC Design/Mfg Proprietary IJTAG Embedded Test (IBIST) Proprietary BIST CET ? 1149.1 is becoming the ‘transport’ for the board and system test information. MSD HIT 2013 x1149.1 Agilent Confidential Page 18 Agilent Restricted 31-Jan13 January 14, 2013 18

Boundary Scan : Test Structurel Historique et principe du Boundary Scan Pourquoi le Boundary Scan devient si important ? Evolutions du Boundary Scan Boundary Scan : Test Structurel Review on Boundary Scan Technology September 24, 2013

Importance du Test In-Situ dans une stratégie de test Actionable Information Confidence Structural Process Test Electrical Process Test Functional Test

Le problème : la perte d’accès Raison: Vias Enterrés Couches internes Composants 3D Densité des composants sur le carte Signaux haute vitesse Review on Boundary Scan Technology September 24, 2013

La solution: Boundary Scan Le Boundary scan est le standard le plus efficace pour corriger le problème de la perte des accès de test. C’est un standard De nouveaux standards sont constamment en développement Test des mémoires DDR Test Fonctionnel embarqué Test Analogique Une fraction des accès de test est nécessaire pour tester la carte. Le succès du Boundary Scan en test de production de masse est directement dépendant de la DFT Review on Boundary Scan Technology September 24, 2013

Qu’arrive-t-il si…? 3.3V Carte électronique normale Avec composants Boundary Scan Connexion des composant Bscan en chaines de mêmes niveaux de tension U1 TDI TDO U3 TDI TDO J1 U2 5V U4 TDI TDO U5 TDI TDO U6 J2 J3 Review on Boundary Scan Technology September 24, 2013

Qu’arrive-t-il si… ? 3.3V Carte électronique normale Avec composants Boundary Scan Connexion des composants Bscan en chaines de même niveau de tension Noeuds d’interconnexion peuvent être testés sans points de test U1 TDI TDO U3 TDI TDO J1 U2 5V U4 TDI TDO U5 TDI TDO U6 J2 J3 Review on Boundary Scan Technology September 24, 2013

Qu’arrive-t-il si… ? … Alors nous … Ajoût boite de test contrôlée par PC 3.3V U1 TDI TDO U3 TDI TDO J1 U2 5V U4 TDI TDO U5 TDI TDO U6 J2 TAP 1 CET TAP 2 J3 Review on Boundary Scan Technology September 24, 2013

Qu’arrive-t-il si… ? … Alors nous … La boite de test donne un message d’erreur clair pour un diagnostic facile 3.3V U1 TDI TDO U3 TDI TDO J1 U2 Board Failed #1 Open Failure at U4.62 Expected: 10011010 Actual: 00000000 #2 Voltage Failure on “3.3V” Measured: 0.0V High: 3.4V Low: 3.2V Expected: Actual: 5V U4 TDI TDO U5 TDI TDO U6 J2 TAP 1 CET TAP 2 J3 Review on Boundary Scan Technology September 24, 2013

Qu’arrive-t-il si … ? … Alors nous … Mesure tension Test sans vecteur 3.3V U1 TDI TDO U3 TDI TDO J1 U2 Board Failed #1 Open Failure at U4.62 Expected: 10011010 Actual: 00000000 #2 Voltage Failure on “3.3V” Measured: 0.0V High: 3.4V Low: 3.2V Expected: Actual: 5V U4 TDI TDO U5 TDI TDO U6 J2 TAP 1 CET TAP 2 J3 Review on Boundary Scan Technology September 24, 2013

Qu’arrive-t-il si … ? … Alors nous … … avons une solution efficace 3.3V U1 TDI TDO U3 TDI TDO J1 U2 Board Failed #1 Open Failure at U4.62 Expected: 10011010 Actual: 00000000 #2 Voltage Failure on “3.3V” Measured: 0.0V High: 3.4V Low: 3.2V Expected: Actual: 5V U4 TDI TDO U5 TDI TDO U6 TAP 1 CET TAP 2 J2 J3 Review on Boundary Scan Technology September 24, 2013

Process de génération - Bibliothèque de Composants Netlist Générateur Automatique BOM Programme de Test Fichiers BSDL

Le Boundary Scan dans le cycle du produit Product Life Team Benefits R&D Test rapide de mise en oeuvre Test des composants complexes Diagnostics pendant vérification de conception Design Prototyping NPI Test rapide de mise en oeuvre Test des composants complexes Amélioration développement des tests Mass Production Production Reutilisation des tests NPI Integration dans ICT ou station séparée Economie sur interface de test Debug Repair Temps de test court Diagnostic au niveau de la broche Warranty Repair Réparation sur site Pas d’interface de test, portable. Review on Boundary Scan Technology September 24, 2013

Partie 2 : le JTAG FONCTIONNEL Test Access Port (TAP) TDI TDO TMS TRST# TCK LE JTAG FONCTIONNEL EXPLIQUE LE JTAG FONCTIONNEL A PARTIR D’UN PGA LE JTAG FONCTIONNEL A PARTIR D’UN PROCESSEUR Review on Boundary Scan Technology 31 September 24, 2013 31

LE TEST D’UNE MEMOIRE PAR JTAG INTERCONNECTIONS A TESTER ~ 20 kHz COMPOSANT MEMOIRE DDR2 Fr = 270 MHz 500 CELLULES BS L O G I C L O G I C TDI ~ 10 MHz TDO ~ 10 MHz COMPOSANT FPGA Fr = 150 – 300 MHz FPGA TEST LIMITE A QUELQUES CENTAINES DE KHz SUFFISANT POUR DIRE QUE LA CONNECTION EST ETABLIE SUFFISANT POUR DETECTER UN COURT-CIRCUIT, UN COLLAGE ou UN CIRCUIT OUVERT INSUFFISANT POUR DIRE QUE LA LIAISON EST FONCTIONNELLE INSUFFISANT POUR DIRE QUE LA MEMOIRE EST FONCTIONNELLE INSUFFISANT POUR DIRE QUE LE SYSTEME FPGA – BUS - MEMOIRE SONT FONCTIONNELS Proprietary and confidential

Proprietary and confidential LE TEST AT SPEED DEFINITION: TESTER A LA FREQUENCE DU COMPOSANT OU DU SYSTEME OBJECTIF : FAIRE DU TEST DYNAMIQUE OU FONCTIONNEL bus 20 MHz IMX 27 400MHz NAND FLASH 128MB DDR SDRAM 266 MHz PORT JTAG bus 133 MHz CARTE 20MHz © carte prêtée par la société Frésénius Proprietary and confidential

LE JTAG FONCTIONNEL A PARTIR D’UN FPGA PRINCIPE DE FONCTIONNEMENT LES TESTS POSSIBLES LES AVANTAGES TECHNIQUES

TECHNOLOGIE MISE EN OEUVRE SpeedScan EMBEDDED MICRO TESTERS Proprietary and confidential

Proprietary and confidential LES CATEGORIES IP  IP DE DEFAUTS « IP DEFECTS » Objectif : Trouver les défauts structurels mais à la vitesse de fonctionnement du système (broche en défaut, collage court circuit etc..) Exemple: Mémoire SDRAM - IP permettant de tester les défauts structurels à la vitesse du contrôleur mémoire  IP OUI-NON ou « IP GO NOGO » Réalise une séquence de test fonctionnelle et retourne un résultat bon-mauvais Exemples: Mémoire SRAM - IP permettant de tester le plan mémoire (IP RAMPE) Tous les test de Bus - Bridge Ethernet - permet de réaliser des transferts de données sur le bus Ethernet  IP PERSONALISE ou « IP CUSTOM » Réalise une séquence de test personnalisé selon la demande du client Exemple : Algorithme spécifique ou client  IP DE PROGRAMMATION ou IP « IP PROGRAMMING » Réalise la programmation d’une mémoire NOR, NAND, I2C, SPI …  IP DE MESURES ou IP « MEASUREMENTS » Réalise la mesure d’un paramètre Exemples : IP Fréquencemètre (mesure la fréquence d’horloge) Mesure de la diaphonie entre 2 composants (cross talk) Proprietary and confidential

LES AVANTAGES TECHNIQUES PARAMETER JTAG STRUCTUREL JTAG ST + JTAG FONCTIONNEL DIAGNOSTIC AVERAGE EXCELLENT STRUCTURAL TEST VERY GOOD FUNCTIONAL TEST ~ NO YES MEMORY PROGRAMMING SPEED SLOW FAST TEST TIME TYPE OF TEST STATIC STATIC & DYNAMIC Proprietary and confidential

LE JTAG FONCTIONNEL A PARTIR D’UN PROCESSEUR PRINCIPE DE FONCTIONNEMENT LES TESTS POSSIBLES LES AVANTAGES TECHNIQUES

Proprietary and confidential TECHNOLOGIE Proprietary and confidential

INSTRUMENTATION DE TEST EMBARQUEE DANS LES PROCESSEURS LIBRAIRIE - IP IP1 IP2 IP3

LES AVANTAGES TECHNIQUES BOUNDARY SCAN INTERCONNECT TESTS PIN LEVEL DIAGNOSTICS IN SYSTEM PROGRAMMING (LOW) STATIC TESTS + JTAG EMULATION FUNCTIONAL TESTS OF COMPONENTS AT SPEED TESTS FAST FLASH PROGRAMMING FAULT COVERAGE INCREASE OF THE TEST COVERAGE INCREASE OF THE OVERALL TEST POTENTIAL Proprietary and confidential

LES AVANTAGES TECHNIQUES JTAG STRUCTUREL EMULATION DIAGNOSTIC AVERAGE VERY GOOD STRUCTURAL TEST FUNCTIONAL TEST ~ NO YES MEMORY PROGRAMMING SPEED SLOW FAST TEST TIME TYPE OF TEST STATIC DYNAMIC STATIC & DYNAMIC Proprietary and confidential

CONFIGURATION TYPE D’UN EQUIPEMENT

UTILISATION SUR LE CYCLE DE VIE D’UN PRODUIT RE UTILISATION A CHAQUE NIVEAU D’INTEGRATION ET SUR CHAQUE ETAPE DU CYCLE DE VIE

Les membres actifs du Comité Test SIMTEC qui ont participé à la préparation de cette présentation : 45

IEEE 1581

IEEE 1149.6

IEEE 1500

IEEE 1149.8.1