ELE6306 : Test de systèmes électroniques Projet de cours Détection, Diagnostique des fautes sur FPGA Véronique Manfoumbi; Hervé Achigui Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

Plan Introduction Architecture des FPGA Modèles des fautes Détection des fautes Diagnostique des fautes Conclusion

Architecture FPGA (Xlinx) CLB (Bloc Logique Programmable) Bloc Logique IO Mux I/O Ports Matrices de Routage Segments de Line

Architecture des FPGA suite FPGA : Field Programmable Gate Array CLB : Blocks logiques programmables Logique combinatoire Registre SM : Matrices de Routage I/O ports (Port d’entrée–sortie programmable) N1 N2 N3 E1 E2 E3 S3 S2 S1 W3 W2 W1 Points d’interconnexion programmable Switch Fermé 1 Ouvert LUT FF CLB MUX

SRAM – Based FPGA Interconnexions CLB MUX LUT FF Cellules Mémoires de configuration

Modèle de fautes Modèles des fautes (cellules logiques et interconnexions) Fautes de Collages (Stuck Ats) Stuck-Open Fautes de circuits ouverts Bridgings Fautes de court-circuit

Détection des fautes : Classification des techniques de détection des fautes

Détections des fautes : BIST Avantages Ne rajoute pas de surface (disparition des données lors de reconfiguration FPGA pour opération normale) Généralement BIST rajoute 10-30% de matériel Désavantages Demande une grande flexibilité de ressources d’interconnexion

Méthodes des arbres ET/OR Détections des fautes Méthodes des arbres ET/OR

Détections des fautes METHODE NAIVE Connections IN-OUT du CLB directe au IN-OUT du FPGA Test externe au FPGA CLB testé indépendamment

Détections des fautes TEST UNIVERSEL C-testable Utilité pour FPGA non programmé C-testable temps de test indépendant de taille de matrice CLB Variation C-testable nombre d’étapes programmables indépendant de grosseur de matrice CLB

COMPARAISON DES MÉTHODES Détections des fautes COMPARAISON DES MÉTHODES Difficile de comparer Méthode spécifique à un FPGA précis Structure des FPGA diffère grandement Exemple: BIST originalement conçu pour ORCA (Lucent Optimized Reconfigurable Cell Array)

Détections des fautes : Test IDDQ Test de tension IDDQ utilisé pour tester différentes parties de la puce Test des entrées-sorties Avantages Ne souffre pas des limitations des FPGA des pins d’entrées-sorties Pas besoin de conduire les signaux de sorties du test sur off-chip pour observation Désavantages Temps de test très long car temps de mesure long

Détection des fautes sur des interconnexions Pourquoi ? 80% des transistors dans un FPGA sont utilisés pour les interconnexions Les interconnexions utilisent plus de 50% de la surface du chip Origine de la majorité des défauts Modèles des fautes complexe à définir Deux familles de tests BIST Non-BIST

Test des Interconnexions : BIST Usage blocs logiques pour la génération des vecteurs de test, et l’analyseur de résultat Vérifier la propagation des ‘‘0’’ et des ‘‘1’’ Pour chaque pair de segment, vérifier la propagation du ‘‘0’’ et du ‘‘1’’ BIST avec algorithme de génération et vérification de la parité

Test des Interconnexions : Non – BIST Configurations pour le test des interconnexions Trois configurations requises au minimum Pour chaque configuration Génération et application des vecteurs de test Nouvelles techniques Usage de la SRAM pour changer dynamiquement les configurations de test pendant l’application des vecteurs de test. Orthogonal Diagonal–1 Diagonal–2

Détection des fautes : DFT conception en vue du test Méthode I Connexion des CLB sous forme d’une matrice unidimensionnelle (1-D) Permet de tester le FPGA comme un ensemble d’éléments indépendant. Avantage : indépendant de la grandeur du FPGA Principe Légère modification de la mémoire SRAM de programmation du FPGA Décalage des données de configuration Exécution du test en chargeant en mémoire les données de configuration une seule fois, au lieu de le faire pour chaque séquence de test. Méthode II Amélioration de la méthode de décalage des données pour tester les fautes dans les CLB et les interconnexions. Inconvénient : Méthode non applicable si les mémoires sont des RAM classiques Impossibilité de décaler les données pour les RAM

Diagnostique des fautes Classification des techniques pour le diagnostique des fautes sur les FPGA

Diagnostique des fautes : BIST Amélioré - 1

Diagnostique des fautes : BIST Amélioré - 2

Diagnostique des fautes Méthodes des arbres ET/OR Même stratagème que pour détection de fautes Refaire test en tournant la puce de 90o test effectué 2 fois Composant symétrique

Diagnostique des fautes : Interconnexions Deux méthodes : BIST Non – BIST Contrainte : requiert un nombre beaucoup plus élevé de configurations de tests. Y. Yu et al. présentent une méthode qui permet de diagnostiquer toutes les fautes dans un FPGA avec un minimum de huit configurations de test. T. Liu et al. proposent une méthode qui utilise cinq configurations de test.

Diagnostique des fautes : Interconnexions - 2 La minimisation du nombre de configuration de test se fait au détriment du taux de couverture de chacun des tests. La méthode de T. Liu et al. appliquée sur le FPGA de Xilinx XC4013, donne un taux de couverture de 67%. La performance des algorithmes qui réalisent le diagnostique dépend beaucoup de la complexité du modèle utilisé pour simuler le FPGA. S. McCracken : Nouvelle méthode de configuration de test des interconnexions Réduction du temps d’exécution des tests et diagnostiques des fautes. Dédiée aux circuits FPGA dynamiquement configurables Tire avantage du FPGA a avoir une section qui soit reprogrammable Permet ainsi l’utilisation simultanée de différentes configurations de tests pour un même vecteur de test.

Conclusion Détection & Diagnostique des fautes Tests utilisant la programmabilité du FPGA Conception en vue du test Test IDDQ Nouvelle tendance – FPGA qui tolèrent des fautes Lorsqu’un algorithme identifie la cellule ou l’interconnexion qui est défectueuse, Configuration d’un autre chemin Restriction de l’accès à la ressource défectueuse tout en permettant l’utilisation normale du FPGA. Nouvelle génération des FPGA SOC (System On Chip), Plusieurs circuits embarqués

Conclusion – Tolérance des fautes Broches E/S Déviation CLB CLB défectueux CLB Disponible Avant le décalage Après le décalage

Questions

Technique de décalage de données - 1 Programmation du FPGA en vu du test Mémoire du FPGA Mémoire externe qui contient d’autres données de configuration Pourquoi Décaler les données de configuration ? Pour un changement mineur de configuration du FPGA Chargement complet de toutes les données de configuration à partir de la mémoire externe Chaque configuration contient des millions de bits Test du FPGA pour chacune des configurations Nécessité de minimiser le nombre de configuration

Technique de décalage de données - 2 Technique décalage des données Modifier la SRAM (permettre le décalage des données) Homogénéité de la structure du FPGA Différentes rangées ont des structures identiques Longueur des données de configuration identique pour toutes les rangés Connexion sérielle des cellules de configuration