Plan Formalismes • Algèbre de Boole • Tables de vérité Portes Logiques de Base (réalisation matérielle) • bipolaire, CMOS, ECL Logique Combinatoire • Représentation des fonctions logiques • Simplification Logique Séquentielle • notion de logique séquentielle • quelques exemples méthodes de synthèse : Huffman Grafcet Pétri Exercices

Algèbre de Boole C - Ensemble de valeurs : 2 valeurs dites booléennes ou logiques notées 0, 1 ou VRAI et FAUX - Opérations binaires : 1) disjonction, somme logique ou réunion : A + B, A ou B, A v B, A + 0 1 0 0 1 1 1 1 B 2) conjonction, produit logique ou intersection : A • B, A et B, A ^ B • 0 1 0 0 0 1 0 1 - opération unaire : le complément ou négation 1 = 0 A C non A, A, 0 = 1 E

Axiomes et Propriétés commutativité + : A + B = B + A associativité + : (A + B) + C = A + ( B + C) • : (A • B) • C = A • (B • C) éléments neutres : - 0 pour + : A + 0 = 0 + A = A - 1 pour • : A • 1 = 1 • A = A distributivité - • / + : A • ( B + C) = A • B + A• C - + / • : A + (B • C) = (A+B) • (A +C) A + A = 1 A • A = 0 Théorème de Morgan Absorption A + A • B = A A • (A + B) = A _ A + A • B = A + B A • ( A + B) = A • B idempotence A + A = A A • A = A involution A = A A B = A + B = A • B A B A • B = A + B =

Niveaux Logiques Etat logique (0,1) <=> potentiel électrique (haut,bas) 1 <=> niveau haut, 0 <=> bas : logique positive 1 <=> niveau bas, 0 <=> haut : logique négative TTL Bipolaire VCC = +5 V 5% 1 2 3 4 5 niveau logique en sortie des portes CMOS niveau logique en entrée des portes VDD = +5 V 1 2 3 4 5 2 6 4 8 10 12 VDD = +12 V ECL VEE = - 5.2 V (5%) - 5 - 4 - 3 - 2 - 1

Portes de Base: et, ou, nonet, nonou A B A et B 0 0 0 1 0 0 0 1 0 1 1 1 A A B A ou B 0 0 0 1 0 1 0 1 1 1 1 1 S = A • B A S = A + B = A ou B B B A B A nonet B 0 0 1 1 0 1 0 1 1 1 1 0 A B A nonou B 0 0 1 1 0 0 0 1 0 1 1 0 A S = A • B A S = A + B = A nonou B B B nonet système complet nonou système complet A A A A • B A A B A A A A•B A+B B A+B B B

Portes Logiques ouex A B A ouexc B A 0 0 0 1 0 1 S= A + B = A•B + A•B 0 0 0 1 0 1 0 1 1 1 1 0 A S= A + B = A•B + A•B = A ouex B B

Variables Booléennes • variable booléenne x : quantité qui peut prendre 2 valeurs ex. 0 ou 1, Haut, Bas souvent on utilise 0 ou 1. On dit que c'est un digit binaire (bit). • vecteur booléen <=> plusieurs variables booléennes X = (x1, x2, ...,xn). C'est un élément de {0,1}n X = (x,y,z) 1 {0,1}n définit les 2n sommets d'un hypercube de dimension n (0,0,1) z (1,0,1) x (0,1,1) (1,1,1) 1 y 1 (0,0,0) (1,0,0) 2 sommets sont adjacents si leurs coordonnées diffèrent sur 1 seule dimension (0,1,0) (1,1,0)

Fonctions Booléennes fonction booléenne:Fonction de {0,1}n vers {0,1} Fonctions de Base : Ou, ET, NON On démontre que toute fonction booléenne peut s'exprimer comme une combinaison des fonctions OU, ET, NON => les fonctions OU, NON, ET constituent une base pour les fonctions booléennes NONET constitue un système complet. NONOU constitue également un système complet

Représentation des Fonctions Booléennes • Table de vérité • Formes canoniques : - développement par les "1" - développement par les "0" • Tableau de Karnaugh Graphe Cartésien

Table de vérité 1ère forme canonique X1 X2 X3 Y Y 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1 Y = f(X1,X2,X3) Développement par les "1" Y = X1 X2 X3 + X1 X2 X3 + X1 X2 X3 Développement en mintermes : somme de produits

Fonctions Logiques 2ème forme canonique X1 X2 X3 Y Y 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1 Y = (X1+X2+X3) ( X1+X2+X3) (X1+X2+X3)(X1+X2+X3) (X1+X2+X3) X1 X2 X3 X1 X2 X3 X1 X2 X3 X1 X2 X3 X1 X2 X3 Y = • • • • X1 X2 X3 X1 X2 X3 X1 X2 X3 X1 X2 X3 X1 X2 X3 Y = Développement en produit de sommes => Développement en maxtermes

Représentation de Karnaugh • Représentation permettant de mettre en évidence les points adjacents de l'hypercube dans lequel la fonction est définie x 1 x 1 • chaque case correspond à un sommet de l'hypercube • la valeur en ce sommet pour la fonction y est inscrite (1 ou 0) • cases adjacentes sont facilement identifiables : passage d'1 case à la suivante 1 seule variable change • cases extrêmes adjacentes 1 f = x 1 x 1 x y y f = xy 1 1 1 1 x2,x1 00 01 11 10 z Y = X1 X2 X3 + X1 X2 X3 + X1 X2 X3 x3 1 x y 1 1 1 1 cases adjacentes 1

Simplification de Karnaugh x1x2 x2,x1 synthèse par les "1" : • regroupement maximal des cases adjacentes comportant des "1" 00 01 11 10 x3 1 1 1 1 X1 X2 X3 x3x1 Y = synthèse par les "1" x2,x1 Synthèse par les "0" • regroupement maximal des cases adjacentes comportant des "0" 00 01 11 10 x3 1 x2x3 X1 X2 X3 1 1 1 Y = x1 X2 X3 Le choix de l'une ou l'autre solution dépend de la facilité des regroupements et de leur nombre X1 Y =

Aléas de commutation Exemple : A S = A + A = 1 A S = A + A = 1 A A S

Aléas de commutation (suite) Exemple : B,A 00 01 11 10 C 1 Y = AB + BC 1 1 1 1 Problème lors de la commutation sur B lorsque A et C sont à 1 Solution : Ajouter un terme produit Y = AB + BC + AC De manière générale il y a pb de commutation lorsqu ’est présent dans une expression logique une variable et son complément

Logique Séquentielle • Dans un circuit combinatoire, l'état de la sortie dépend exclusivement de l'état courant des entrées • Il n'y a pas de mémorisation • dans un circuit séquentiel, la sortie dépend aussi de la séquence passée des états des entrées • La prise en compte des séquences de stimuli passées se fait à l'aide de dispositifs de mémorisation • exemples de cellules de mémorisation : - bascule RS - bascule D - compteur - registre à décalage

Limites de la logique combinatoire Soit le système suivant : M F ? S = F (M, A) ? A M A S 0 0 0 1 0 1 0 0 1 0 1 0 Pb si S fonction de A et B

Limites de la logique combinatoire (suite) Solution : S fonction de M, A, S M A S(t) S(t+1) 0 0 0 0 1 0 0 1 1 0 1 1 0 0 1 1 0 1 1 0 0 1 0 0 M S(t+1) = F (M, A, S(t) ) ? F ? A S(t) A, M 00 01 11 10 1 S X S(t+1) = M + AS(t) par les 1 S (t+1)= A . (M + S(t)) par les 0

Synthèse d ’une bascule RS M S = S = M + AS par les 1 à l ’aide de Nand S = A . (M + S) par les 0 à l ’aide de Nor A Etat mémoire pour M = A = 0 M S = A Etat mémoire pour A = M = 0

Limite des limites Soit le système suivant I Y 0 0 1 1 0 1 1 0 Y F ? I 0 0 1 1 0 1 1 0 Y F ? I La sortie S change à chaque impulsion de I I Y Y+ 0 0 0 1 0 1 1 1 1 0 1 1 0 1 1 1 1 0 1 0 0 0 0 0 Pbs si S fonction de I et Y Y+ ? I Y Y

Limite des limites (suite) Solution Ajout d ’une variable de sortie interne : Y+ = F (I, X, Y) X I Y Y+ X+ 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 0 I Y Y+ ? X+ ? X X X, Y X, Y 10 00 01 11 10 00 01 11 I I 1 1 1 1 1 1 1 1 1 1 1 Y+ = I Y + I X + XY X+ = X + I Y

LA FONCTION MEMOIRE LA BASCULE R S Table de vérité R S Q 1 grrr! S R Q 1 grrr! S R Q Fonction mémoire

Synchronisation sur niveau (latch) LA FONCTION MEMOIRE Synchronisation sur niveau (latch) Ajout d ’un signal G tel que : pour G = 1 activation des entrées R et S => fonction RS pour G = 0 inhibition des entrées R et S => fonction mémoire Table de vérité 1 R S Q X mémoire G S R Q G Grr!

LA FONCTION MEMOIRE LA « BASCULE D » ( transparent latch) Table de vérité D D G Q Q X X mémoire Q 1 1 G 1 1 1 Q Y OUF! On supprime R =S =1 donc Q= Q =1 !!!

LA FONCTION MEMOIRE LA BASCULE D ( transparent latch) Chronogramme H Q

Transparent latch avec Entrées Asynchrones LA FONCTION MEMOIRE Transparent latch avec Entrées Asynchrones Q Mise à zéro ( clear) Mise à un ( preset) D G

LA FONCTION MEMOIRE Autre Solution : empêcher que R et S soir actifs simultanément en utilisant Q et Q S Q G Q Grr! R Attention : oscillations si R=S=1 et G =1

bascule JK maître esclave (principe) LA FONCTION MEMOIRE bascule JK maître esclave (principe) J H1 Q P1 P2 H H2 Q K

LA FONCTION MEMOIRE Chronogramme: Principe : Porte 1 a une tension de seuil plus faible que Porte 2 H H1 H1=1 J et K active sur RS1 H2 H2=1 RS2 recopie RS1

LA FONCTION MEMOIRE EN RESUME: A partir de fonction simples nous savons réaliser : des bascules RS des bascules D et JK Elles sont sensibles à l ’état d ’une horloge: ces bascules sont du type LATCH Bien sûr Il est utilisé des bascules sensibles au front de l ’horloge de type EDGE TRIGGERED

FONCTIONS DE BASE bascule D SYMBOLE DESCRIPTION D Ck Q /Q Pr Cr D : Entrée synchrone de la bascule Ck: Horloge active sur front montant Pr : Entrée asynchrone mise à un Cr: Entrée asynchrone mise à zero Q et /Q: sorties FONCTIONNEMENT SYNCHRONE Q recopie D sur front montant de H Table de vérité FONCTIONNEMENT ASYNCHRONE D Ck Qn+1 Qn+1 Si Pr active alors Q=1 Si Cr active alors Q=0 X - Qn Qn 1 1 1

Bascule D ( chronogramme) Prise en compte de l'entrée D sur le front montant de l'horloge D Ck Q /Q Pr Cr Clk D Q

FONCTIONS DE BASE bascule JK SYMBOLE DESCRIPTION J K Ck Q /Q Pr Cr J : mise à un synchrone K : mise à zéro synchrone Ck: Horloge active sur front descendant Pr : Entrée mise à un asynchrone Cr: Entrée mise à zéro asynchrone Q et /Q: sorties synchrones FONCTIONNEMENT SYNCHRONE Table de vérité Si J = 1 et K = 0 alors Q = 1 Si J = 0 et K = 1 alors Q = 0 Si J = 1 et K =1 alors Qn+1= Qn Si J = 0 et K = 0 alors Qn+1= Qn 1 K Clk Qn+1 Qn J FONCTIONNEMENT ASYNCHRONE Si Pr active alors Q=1 Si Cr active alors Q=0

APPLICATIONS Synthèse d ’une bascule D en JK synthèse d ’une bascule T en JK Synthèse bascule JK à partir d ’une bascule D Registre à décalage Synthèse d ’un compteur asynchrone Synthèse d ’un compteur synchrone

APPLICATIONS Synthèse d ’une bascule D en JK Ck Q /Q Pr Cr D Si D= 1 alors J = 1 et K = 0 => Q = 1 Si D=0 alors J = 0 et K = 1 => Q = 0 Active sur front descendant

APPLICATIONS Synthèse d ’une bascule JK en D K J D= J.Q + K.Q Ck Q /Q Pr Cr K J D= J.Q + K.Q Active sur front montant

APPLICATIONS Synthèse d ’une bascule T en JK SYMBOLE T Ck Q /Q Pr Cr T T Ck Q /Q Pr Cr Si T = 1 alors J = 1 et K = 1 => Qn+1 = Qn ( toggle) Si T =0 alors J = 0 et K = 0 => Qn+1 = Qn

APPLICATIONS Registre à décalage: suite de N bascules connectées tel que: D(n) = Q(n-1) et ck(n)=ck(n-1)=clk Une seule entrée Din , N sortie Q0…..QN-1 D Ck Q /Q Pr Cr Din Clk Q1 Q2 Qn-2 Qn-1

Registre à décalage t 0 + 4 1 1 1 1 t 0 + 3 t 0 + 2 t 0 + 1 t 0 1011 H 1 1 1 t 0 + 3 t 0 + 2 t 0 + 1 t 0 1011 H Application : conversion port série en port parallèle multiplication ou division par deux

APPLICATIONS Compteur: Exemple compteur 3 bits est composé de N bascules connectées de telle façon que le nombre binaire représenté par les sorties Q0---Qn-1 s’ incrémente de 1 à chaque coup d ’horloge Exemple compteur 3 bits Table de vérité Q2 Q1 Q0 1 COMPTEUR 3 BITS Q0 Q1 Q2 Clk

APPLICATIONS Synthèse asynchrone: basée sur la remarque que la bascule N+1 change d ’état sur un front descendant de Qn: On se sert de la sortie Q de la bascule N comme horloge de la bascule N+1 Table de vérité Q2 Q1 Q0 1 Exercice : synthèse du compteur 3 bits en bascule D comment obtenir un décompteur ?

APPLICATIONS Synthèse synchrone: toute les bascules ont la même horloge en remarquant que la bascule N change d ’état si les Qn-1 sont à1 Table de vérité Q2 Q1 Q0 1 Exercice : synthèse du compteur 3 bits en bascule T

CONCEPTION DES CIRCUITS SEQUENTIELS SYSTEME SEQUENTIEL Z X LOGIQUE COMBINATOIRE Y y Tau Etat stable Y(t) = y(t) Etat transistoire Y(t) = y(t) Sorties Z= f( X(t),Y(t))

SYNTHESE : PRINCIPE y= g(X,Y) règles d ’évolution des états Z Tau y Y f() g() y= g(X,Y) règles d ’évolution des états Y(t+tau) = y(t) Z= f( X,Y) Sorties

SYNTHESE Z= f(Y) Machine de MOORE Z= f(X,Y) Machine de MEALY f g Tau y CIRCUIT COMBINATOIRE X Y Z y Tau g CIRCUIT COMBINATOIRE CIRCUIT SEQUENTIEL

SYNTHESE Modèle ASYNCHRONE Synthèse : Equations logiques Bascules RS CIRCUIT COMBINATOIRE CIRCUIT SEQUENTIEL X Y Z Synthèse : Equations logiques Bascules RS

SYNTHESE Modèle SYNCHRONE: Synthèse : Bascules D, JK Clk X CIRCUIT COMBINATOIRE CIRCUIT SEQUENTIEL X Y Z Synthèse : Bascules D, JK

METHODE D’HUFFMAN Circuit à Réaction Directe Y variables secondaires X Z y Y f() g() Y variables secondaires y variables d’excitation y=g(X,Y) Matrice des adresses Z=f(X,Y) Table de sorties

METHODE D’HUFFMAN Détermination des fonctions f et g Fonction g: Graphe d’états détermination des équations des variables d’excitations Fonction f: Table de vérité détermination des équations des sorties

GRAPHE DES ETATS STABLES Etat stable représenté par un cercle numéroté accompagné des valeurs des entrées/sorties L’évolution par une flèche X1..Xn S1...Sn Vecteur d’entrée Vecteur de sortie 1 Variable d’entrée m règle d’évolution: une seule variable d’entrée change à la fois Souvent, seule la variable concernée est indiquée

EXEMPLE SYSTEME MARCHE /ARRET Graphe d’états 0 1 M A Z 1 2 3 4 5 0 0 1 0 1 1

ELABORATION DE LA MATRICE DES ADRESSES Pb: Trouver le nombre de variables secondaires 1) Transcrire le graphe dans la matrice M A 1 2 3 4 5

ELABORATION DE LA MATRICE DES ADRESSES 2) Fusion des lignes Règle: fusionnable si pas d’état de nature différente dans la même colonne. A 1 2 3 4 5 M M 1 2 3 4 5 A 4 1 5 2 3

ELABORATION DE LA MATRICE DES ADRESSES Matrice fusionnée: N Nombre de lignes = 2 variables secondaires A M 1 2 3 4 5 Y Une variable secondaire Y ( N=1 ) Codage d’adresses: A M 00 0 Y 01 1 11 0 10 0 00 1

SYNTHESE PAR EQUATION LOGIQUE y = g(M,A,Y) A M 1 2 3 4 5 Y A M Y 1 y = /A.M + /A.Y

SYNTHESE PAR EQUATION LOGIQUE Z = f(M,A,Y) 0 1 M A Z 1 2 3 4 5 0 0 1 0 1 1 A M 1 2 3 4 5 Y A M Y - 1 Z = Y

SYNTHESE PAR BASCULE A A M 1 2 3 4 5 Y M 00 0 Y 01 1 11 0 10 0 00 1 ETATS STABLES : Maintien à 0 Maintien à 1 ETATS TRANSITOIRES : Passage à 0 Passage à 1 M M0 Y P1 M1 P0 A

SYNTHESE PAR BASCULE RS Maintien à 0 : S = 0, R = f Maintien à 1 : R = 0, S = f Passage à 0 : S = 0, R = 1 Passage à 1 : R = 0, S = 1 M M0 Y P1 M1 P0 A M Y 1 f A M f Y 1 A f RY= A SY= M*/A

SYNTHESE SYNCHRONE PAR BASCULE D Q Q recopie D sur le front montant de H H > /Q Les transitions d’états sont sur le front montant d’une horloge Maintien à 0 : D=0 Maintien à 1 : D=1 Passage à 0 : D=0 Passage à 1 : D=1 M M0 Y P1 M1 P0 A M Y 1 A Dy= M*/A + /A*Y

SYNTHESE SYNCHRONE PAR BASCULE JK Maintien à 0 : J = 0, K= f Maintien à 1 : J = f , K =0 Passage à 0 : J = f , K = 1 Passage à 1 : J = 1, K = f M M0 Y P1 M1 P0 A M Y 1 f A M f Y 1 A f KY= A JY= M*/A

RESEAUX DE PETRI définition Représentation Règles

RESEAUX DE PETRI DEFINITIONS Quadruplet < P,T, a, b > P = ensemble fini non vide de places T = ensemble fini de transitions a ,b = ensembles d’arcs reliant les places et les transitions a = relation d’incidence avant b = relation d’incidence arrière

RESEAUX DE PETRI REPRESENTATION une place est représentée par un cercle une transition est représentée par un trait un arc est représenté par une flèche

RESEAU DE PETRI REGLES DE CONSTRUCTION Une transition a au moins une place d’entrée qui peut être partagée avec d ’autres transitions Aux transitions, on associe les évènements susceptibles de les valider (appréhension) Aux places on associe des états de sorties ( configuration) a t b M

RESEAU DE PETRI REGLES DE MARQUAGE Le marquage d’une place est représenté par des marqueurs ( flags, jetons, etc) : Convention: Le marquage s’effectue par un point Ils ne peuvent être que dans les places L’ensemble des marqueurs représente l’état du réseau

RESEAU DE PETRI REGLES D’EVOLUTION DU MARQUAGE Une transition est franchissable s’il existe au moins une marque dans chaque place d’entrée de la transition La transition sera franchie si elle est validée Le franchissement prélève une marque dans chaque place source et ajoute une marque dans chaque place d’arrivée Il faut obligatoirement un marquage initial.

RESEAU DE PETRI EVOLUTION DU MARQUAGE EXEMPLE(1) Déplacement des marqueurs si T est valide t t

RESEAU DE PETRI EVOLUTION DU MARQUAGE EXEMPLE(2) Si franchissement de t1 => franchissement t2 impossible t1 t2 t1 t2

RESEAU DE PETRI DIFFERENTS TYPES DE RESEAU On remarque que dans l ’exemple 1 : le franchissement de la transition a changé le nombre de marqueurs On remarque que dans l ’exemple 2 : le franchissement de t1 met fin à la validation de t2 On imagine facilement que dans certaines conditions on puisse arriver à une impasse.

RESEAU DE PETRI DIFFERENTS TYPES DE RESEAU Nous étudierons alors des réseaux conformes : Réseaux vivants : A partir d ’un marquage initial et des marquages à venir, toute transition sera franchissable ( absence de blocage) Réseau saufs : A partir d ’un marquage initial et des marquages à venir, aucune place ne possèdera plus d ’un marqueur ( bien adaptés aux systèmes binaires)

RESEAU DE PETRI SIMPLIFIE PRINCIPE GENERAUX Limitation des types de noeuds Une place ne contient qu’un seul marqueur Règles d’évolution simplifiées

PRINCIPAUX TYPES DE NOEUDS Simple Jonction distribution sélection Attribution

PRINCIPAUX TYPES DE NOEUDS (suite) transfert distribution jonction t t t

PRINCIPAUX TYPES DE NOEUDS (suite) attribution sélection t1 t1 t2 t2

APPLICATIONS Grafcet : Graphes d’états PETRI simplifié: simple jonction distribution sélection attribution Graphes d’états PETRI simplifié: sélection exclusive

PETRI simplifié Graphe d’états (exemple) numérotation des place Attention: passage d’un état à un autre instantané sélection : condition exclusive a b c*/b /a 3 1 2 4 5 /c c Z=1

PETRI SIMPLIFIE SYNTHESE Utilisation des mémoires de base: Bascule RS Bascule JK Bascule D Méthode ASYNCHRONE: RS Méthode SYNCHRONE : JK, D Evolution du réseau en synchronisme avec une horloge

SYNTHESE PRINCIPES GENERAUX Synthétiser le système sous la forme suivante: CIRCUIT SEQUENTIEL X Y CIRCUIT COMBINATOIRE Z

PETRI SIMPLIFIE METHODOLOGIE Établir le réseau de PETRI du système Choisir le principe de réalisation: asynchrone synchrone Choisir l’adressage : Affectation des places Choisir les bascules Établir les équations logiques d’évolution du graphe circuit séquentiel Établir les équations logiques des sorties circuit combinatoire

REGLE D’EVOLUTION règle d’évolution : Cas du noeud simple: marquage de Pi si Pi-1 marquée et transition t active démarquage de Pi Cas du noeud simple: t t t

SYNTHESE AFFECTATION DES PLACES Deux méthodes A une place on affecte une mémoire N cases donc N mémoire à une place on affecte une combinaison binaire N places donc Y mémoires avec 2 >= N

AFFECTATION UNE PLACE UNE BASCULE On associe une bascule Yi à chaque place Une marque est représentée par la bascule à l’état 1 règle d’évolution: mise à 1 de Yi si Yi-1=1 (marquée) et transition t active Puis mise à zéro de Yi -1 ( démarquage) si Yi =1 Yi Yi-1 Pi-1 Pi+1 Pi Yi+1 t+1 t

AFFECTATION UNE PLACE UNE BASCULE Méthode asynchrone : synthèse en RS S=1 mise à 1 R=1 mise à 0 S R Q /Q & t1 t2

AFFECTATION UNE PLACE UNE BASCULE Méthode synchrone : synthèse en JK: J= 1 mise à 1 K=0 mise à 0 t1 t2 J K Q /Q & Ck J K Q /Q & Ck

AFFECTATION UNE PLACE UNE ADRESSE On associe un code binaire à chaque place: un seul marquage par place Exemple: appui sur I alors S=1 appui sur I alors S=0 I Y X 0 0 0 1 1 1 1 0 1 2 3 4 S

SYNTHESE UNE PLACE UNE ADRESSE Méthode synchrone: le passage d’une transition s’effectue en synchronisme avec l’horloge Clk CIRCUIT COMBINATOIRE CIRCUIT SEQUENTIEL X Y Z

SYNTHESE DU CS PRINCIPE Y X 0 0 0 1 1 1 1 0 1 2 3 4 S Choisir le code des places dans un tableau de Karnaugh prendre des codes adjacents si possible X Y 1 2 3 4

SYNTHESE DU CS PRINCIPE Codage des variables d’évolution du système séquentiel I Y X 0 0 0 1 1 1 1 0 1 2 3 4 S X Y 1 2 3 4 X Y I P1 M1 P0 M0 X I M0 P1 M1 P0 Y Maintient à 0 - Maintient à 1 Passage à 0 - Passage à 1 Sous conditions

SYNTHESE DU CS EN BASCULE D Q recopie D sur front montant de l’horloge Dx = ? I Y X 0 0 0 1 1 1 1 0 1 2 3 4 S X Y 1 2 3 4 X Y I P1 M1 P0 M0 X Y I 1 Codage des 1 Dx = /X*/Y*I + X*/Y + X*Y*/I

SYNTHESE DU CS EN BASCULE D Q recopie D sur front montant de l’horloge Dy = ? I Y X 0 0 0 1 1 1 1 0 1 2 3 4 S X I M0 P1 M1 P0 X Y I 1 X Y 1 2 3 4 Codage des 1 Dy = X*/Y*/I + X*Y + /X*Y*I

SYNTHESE DU CC Décodage des sorties fonction des variables secondaire. S = f(X,Y) I Y X 0 0 0 1 1 1 1 0 1 2 3 4 S X Y 1 2 3 4 X 1 Y 1 La sortie vaut 1 pour les états 2 et 3 S= X