LE BUS PCI 2ième partie: Les signaux Sommaire - Repère Deuxième partie: Les signaux Notations, conventions Description et caractéristiques Cours_bus_PCI_1_02

LE BUS PCI 2ième partie: Les signaux Notations, conventions # ou * Ces symboles, à la fin des noms des signaux, indiquent que ceux ci sont actifs à 0 V Actif, inactif Est relatif à l ’état des signaux par rapport aux fronts d ’horloge et non aux transitions des signaux eux mêmes. Front Ces termes sont relatifs aux fronts montants de Front d ’horloge ou CLK l ’horloge.

LE BUS PCI 2ième partie: Les signaux Description et caractéristiques Broches nécessaires à la configuration de base Maître: 49 Broches optionnelles compatible PCI Initiateur AD[31..00] AD[63..32] Adresses & Données Extension 64 bit (de 70 à 80 broches en tout) C/BE[3..0] C/BE[7..4] PAR PAR64 REQ64# Frame# ACK64# TRDY# LOCK# Signaux de contrôle (atomic accesses) IRDY# Signaux de contrôle STOP# DEVSEL# INTA# IDSEL INTB# Demandes d ’interruptions INTC# INTD# PERR# Signaux de reporting d ’erreur SERR# SBO# Gestion Cache SDONE REQ# Signaux d ’arbitrage (maîtres seulement) TDI GNT# TDO TCK JTAG (IEEE 1149.1) CLK TMS Système RST# TRST#

LE BUS PCI 2ième partie: Les signaux Description et caractéristiques Broches nécessaires à la configuration de base Cible: 47 Broches optionnelles compatible PCI Cible AD[31..00] AD[63..32] Adresses & Données (de 70 à 80 broches en tout) Extension 64 bit C/BE[3..0] C/BE[7..4] PAR PAR64 REQ64# Frame# ACK64# TRDY# IRDY# LOCK# Signaux de contrôle (atomic accesses) Signaux de contrôle STOP# DEVSEL# INTA# IDSEL INTB# INTC# Demandes d ’interruptions INTD# Signaux de reporting d ’erreur PERR# SERR# SBO# Gestion Cache SDONE TDI TDO TCK JTAG (IEEE 1149.1) TMS CLK Système TRST# RST#

LE BUS PCI 2ième partie: Les signaux Description et caractéristiques Les types:

LE BUS PCI 2ième partie: Les signaux Description et caractéristiques Signaux Système CLK Horloge bus Synchronisation sur fronts montants RST# Reset CLKRUN# Option Indique aux agents lorsque CLK va être coupée Signaux d ’arbitrage REQ# Bus Request Entrées de l ’arbitre, sorties des initiateurs Les initiateurs activent ces signaux lorsqu ’ils veulent faire un accès au bus GNT# Bus Grant Sorties de l ’arbitre, entrées des initiateurs L ’initiateur va avoir le contrôle du bus dès la fin du cycle en cours Il y a autant de REQ# et GNT# que d ’initiateurs dans le système La phase d ’arbitrage se fait en même temps que les transferts

LE BUS PCI 2ième partie: Les signaux Description et caractéristiques Signaux de contrôle FRAME# Indique le début et la fin d ’une transaction TRDY# Target Ready Signal activé quand la cible est prête à achever une transaction IRDY# Initiator Ready Pendant une écriture: Indique la période de validité des données Pendant une lecture: L’initiateur est prêt à recevoir des données STOP# Signal activé quand la cible demande à ce que la transaction en cours soit stoppé IDSEL Initialization Device Select Chip select lors d ’un accès à un registre de configuration LOCK# Option Signal utilisé pour bloquer l ’adresse d ’un agent DEVSEL# Signal activé par une cible quand cette dernière a décodé son adresse

LE BUS PCI 2ième partie: Les signaux Description et caractéristiques Bus de données et d ’adresses: AD[31:0] Signaux de commande/enable: C/BE#[3:0] Signal de parité: PAR AD[31:0] Bus multiplexé PAR Parité Phase d ’adressage AD[31:0] contient l ’adresse de départ C/BE#[3:0] contient la commande PAR drivé par l ’initiateur Phase de données AD[31:0] contient les données C/BE#[3:0] indiquent les octets valident PAR drivé par l ’émetteur des données

LE BUS PCI 2ième partie: Les signaux Description et caractéristiques Signaux d ’interruption: Maximum 4: INTA#, INTB#, INTC#, INTD# Actifs à « 0 » Signaux de reporting d ’erreur PERR# Parity error Émis par tout agent détectant une erreur de parité (PAR) SERR# System error Émis par tout agent ayant détecté une erreur grave pouvant mettre en cause l ’intégrité du système (autre que PAR) Signaux d ’extension à 64 bits AD[63:32] Bus de données et d ’adresses C/BE#[7:4] Signaux de commande/enable pour les 4 octets de poids fort PAR64 Signal de parité pour les 4 octets de poids fort REQ64# Activé par un initiateur pour demander une transaction 64 bits Même timing que FRAME# ACK64# Activé par la cible en réponse à REQ64# Même timing que DEVSEL#

LE BUS PCI 2ième partie: Les signaux Description et caractéristiques Support cache: Option SBO# Snoop Backoff Si actif, indique un « cache hit » SDONE Snoop Done Inactif: Recherche de la donnée en cache en cours Actif: Recherche terminée Si SBO# inactif et SDONE actif: Cache vidée Signaux JTAG: Option TCK Horloge du bus IEEE 1149.1 TDI Entrée série des données de test TDO Sortie série des résultats de test TMS Si actif, sélectionne le mode test TRST# Reset asynchrone de la logique de test

LE BUS PCI 2ième partie: Les signaux Description et caractéristiques