INTRODUCTION

INTRODUCTION R. Geiger, P. Allen & N. Strader, “Design Techniques for Analog and Digital Circuits”, Mc Graw Hill Ed., 1990 K. Laker & W. Sansen, “Design of Analog Integrated Circuits and Systems”, Mc Graw Hill Ed., 1994 P. Gray & R. Meyer., “Analysis and Design of Analog Integrated Circuits”, Third Edition, John Wiley & Sons Inc.,1993 P. Allen & D. Holberg, “CMOS Analog Circuit Design”, Holt, Ronehart & Winston Ed., 1987 IEEE : Journal of Solid-State Circuit Conference (JSSC) http://public.itrs.net/Files/2001ITRS/Home.htm

INTRODUCTION

INTRODUCTION

INTRODUCTION Répartition mondiale du marché des semi-conducteurs Marché B$ : 125 208 307

INTRODUCTION Les grandes familles d’ASICs ASIC Full Custom Semi Custom A la demande A base de cellules standards Prédiffusés Programmables Circuits compilés (mémoires) Circuits précaractérisés PAL EPLD PROM FPGA

INTRODUCTION ASIC : Application Specific Integrated Circuit Circuits plus performants Circuits plus compacts Consommation réduite Plus fiable Moins chers en grande série Circuits protégés de la copie

INTRODUCTION Circuits « Full Custom » à la demande Circuits très performants Circuits très compacts Coût d’une modification très élevé Développement long (coût de développement) Les moins chers en très grande série

INTRODUCTION Vocabulaire VLSI : Very Large Scale Integration ASIC : Application Specific Integrated Circuit FPGA : Field Programmable Gate Array CMOS : Complementary Metal Oxyde Semiconductor BiCMOS : Bipolar CMOS PCB : Printed Circuit Board Layout : Dessin des masques Layer : Couche technologique

EVOLUTION ITRS : International Technology Roadmap for Semiconductor 2000 4000 6000 8000 10000 12000 14000 16000 18000 20000 1997 1999 2002 2005 2008 2011 2014 100 200 300 400 500 600 700 800 900 1000 nombre de pads par chip longueur totale des inter- connexions par chip (m) paramètre métrique (nm) wire pitch (nm) puissance totale (W)

EVOLUTION 120MHz 500MHz 1200 MHz 1995 0.5 µm 2000 0.18 µm 2001 0.12 µm 3 layers 7 layers 8 layers 120MHz 500MHz 1200 MHz Devices Interconnects Frequency 2000 0.18 µm 2001 0.12 µm

EVOLUTION Bits Year Loi de Moore : Densité double tous les 18 mois 83 86 89 92 95 98 01 04 100K 1 MEG 10 MEG 100 MEG 1 GIGA 10 GIGA 256K 4M 64M 256M 1G 1M 16M 4G DRAM

EVOLUTION Channel (µm) Year Production Research 80286 80386 486 83 86 89 92 95 98 01 04 0.1 80286 80386 486 pentium pentium II 1.0 0.2 0.3 0.05 Research Channel (µm) Year Pentium IV 0.03 Production 2.0

EVOLUTION Bipolaire Technologie CMOS BiCMOS ? Faible intégration 4004 8086 80286 PII PIII BiCMOS ? Faible intégration Mémoires, CPU Densité des composants SoC Mainframe Applications PC Télécom

EVOLUTION Un véhicule d’évolution : les DRAMs Caractéristiques : densité élevée performance moyenne coût de fabrication très faible câblage régulier redondance fort volume, besoin constant et planifié (PC) shrink annuel (productivité) lithogravure agressive Point mémoire : 1 transistor 1 capacité WL BL Véhicule d’amélioration de la lithogravure Véhicule d’apprentissage du rendement

EVOLUTION Densité x4 par génération de DRAMs X0,7 linéaire par génération X2 en densité par génération (3 ans par génération) Innovation : x1,3 Taille chip : x1,5 Lithogravure : x2 Densité : x4

EVOLUTION Innovations technologiques

EVOLUTION Les évolutions de la lithogravure

EVOLUTION PSM

EVOLUTION OPC

EVOLUTION Gravure de plus en plus sélective  Pour ne pas perdre en gravure ce que l’on a gagné en photo Gravure chimique Gravure plasma

EVOLUTION Rendement des circuits intégrés Loi de Poisson Y=Y0e-AD D doit être inférieur à 1 défaut/cm2 Des défauts de plus en plus petits et de plus en plus nombreux !

EVOLUTION Rendement des CI : le point de vue de l’ITRS (l<1OOnm) Développement de modèles de rendement, corrélés avec des mesures en ligne Techniques d’inspection des tranches ayant une topographie élevée Spécification et structures de test permettant de détecter des traces d’impuretés Analyse automatique et intelligente permettant une réaction rapide sur les pertes en rendement Technique d’analyse de défaillance permettant la localisation des défauts non visuels http://public.itrs.net/Files/2001ITRS/Home.htm

EVOLUTION Scaling des transistors

EVOLUTION Scaling des transistors La performance est définie par le contrôle de la dimension du canal : Leff Courant de fuite dans la grille : remplacer SiO2 par un matériau plus épais : High K DSM : Deep Sub Micronique  Techno < 0.18 mm  Fréquence élevée  Circuits complexes

EVOLUTION Interconnexions Le délai intrinsèque d’un circuit dépend : Délais Interconnexions Transistors l 1mm 0,12mm Le délai intrinsèque d’un circuit dépend : - du délai intrinsèque du transistor - du retard (RC) apporté par la propagation du signal dans les fils

EVOLUTION Techno Cuivre (IBM) Cuivre est un meilleur compromis que l’aluminium faible résistance (0,5 x Al) tenue aux fortes densités de courant dépôt à basse température Diminution du délai RC de ligne

EVOLUTION Diélectrique low K Diminution de la constante diélectrique e: C = e S e Diminution du délai RC de ligne

EVOLUTION Silicium sur isolant Elimination des capacités source-drain/substrat Augmentation des performances

EVOLUTION Circuits analogiques et mixtes

Oscillateur 5 GHz en SiGe EVOLUTION Circuits mixtes Oscillateur 5 GHz en SiGe T Bipolaire en SiGe Nouveau besoin : communications, SoC : RF, BiCMOS Mais aussi éléments passifs : Self (fort Q) ET! Faible coût (grand public), haute performance, basse puissance (mobile)

EVOLUTION MEMs - MOEMs

Layout : Masques de fabrication TECHNOLOGIE CMOS Layout : Masques de fabrication Insolation UV Masque du NTUB Résine photosensible Wafer Substrat P <100> NTUB Après développement

TECHNOLOGIE CMOS Après nettoyage Implantation ionique (As) Wafer Substrat P <100> Résine photosensible Implantation ionique (As) Substrat P <100> N Puit N (Nwell) Après nettoyage

TECHNOLOGIE CMOS Après dépôt de nitrure de silicium + résine photosensible Résine photosensible Si3N4 N Substrat P <100> NTUB Après développement et gravure du Si3N4 DIFFUSI

TECHNOLOGIE CMOS Après oxydation thermique humide + Nettoyage Résine Substrat P <100> N Résine Si3N4 Substrat P <100> N LOCOS Oxyde de champ (Si3N4) Après oxydation thermique humide + Nettoyage

TECHNOLOGIE CMOS Oxydation thermique sèche NTUB DIFFUSI POLY Substrat P <100> N LOCOS Résine photosensible Masque de poly Oxyde de grille Poly Oxydation thermique sèche (croissance de l’oxyde de grille) Dépôt de poly silicium (sur toute la surface du wafer) Résine photosensible + Masque de poly Insolation UV Après développement et gravure

TECHNOLOGIE CMOS LOCOS N Substrat P <100> LOCOS N Oxyde de champ (SiO2)

TECHNOLOGIE CMOS Dopage des zones de source et de drain (Substrat) Substrat P <100> N LOCOS Résine photosensible Masque de Bore NTUB DIFFUSI POLY BORON Dopage des zones de source et de drain (Substrat)

TECHNOLOGIE CMOS Après développement Implantation ionique au Bore Auto alignement des zones de source et de drain Substrat P <100> N LOCOS Résine Implantation ionique au Bore p+ Dopage n+ (Arsenic) Substrat P <100> N LOCOS Résine photosensible p+ Masque d’Arsenic Après développement

Diffusion latérale réduisant la longueur effective des transistors TECHNOLOGIE CMOS Substrat P <100> N LOCOS Résine Implantation ionique Arsenic p+ n+ Après nettoyage et recuit de cristallisation Substrat P <100> N LOCOS p+ n+ DL Diffusion latérale réduisant la longueur effective des transistors

TECHNOLOGIE CMOS Dépôt d’oxyde et masque des contacts Substrat P <100> N LOCOS Résine photosensible p+ n+ SiO2 déposé NTUB DIFFUSI POLY BORON CONTACT ARSENIC

TECHNOLOGIE CMOS Après lithographie et gravure du SiO2 Substrat P <100> N LOCOS p+ n+ SiO2 déposé Résine Substrat P <100> N LOCOS p+ n+ SiO2 déposé Métal Nettoyage de le résine et dépôt métal

TECHNOLOGIE CMOS Masque métal 1 Résine photosensible SiO2 déposé LOCOS Substrat P <100> N LOCOS p+ n+ SiO2 déposé Résine photosensible NTUB DIFFUSI POLY BORON CONTACT ARSENIC

TECHNOLOGIE CMOS Après gravure puis dépôt de Si02 Substrat P <100> N LOCOS p+ n+ SiO2 déposé Les étapes de fabrication continuent ainsi jusqu’à déposition de toutes les couches de métal et diélectrique. Remarques : 1) Les technos digitales submicroniques actuelles (0.18mm, 0.13mm) contiennent jusqu’à 5 à 6 niveaux de métallisation

TECHNOLOGIE CMOS Remarques : 1) Les technos digitales submicroniques actuelles (0.18mm, 0.13mm) contiennent jusqu’à 5 à 6 niveaux de métallisation 2) Les technos orientées circuits à signaux mixtes, analogique et digital, contiennent en général deux niveaux de polysilicium pour la réalisation de capacités. L’oxyde entre les deux polys est parfaitement contrôlé (épaisseur et qualité) afin d’obtenir de bonnes capacités. On a souvent la possibilité de masquer le ou les niveaux de poly afin d’obtenir des couches haute résistivité pour la réalisation de résistances de grandes valeurs.

Règles de dessin (DRC) : TECHNOLOGIE CMOS Règles de dessin (DRC) : Exemple : 4.1.3/E1NDF : Minimum NPLUS extension of DIFF ……… 0.4 mm 4.1.4/S1DFIP : Minimum PPLUS spacing to DIFF ………... 0.8 mm 4.1.5/S1DNWN : Minimum NDIFF spacing to NTUB ………. 1.8 mm ……

Eléments intégrables en technologie CMOS : Résistances R = 7 x Rcarré Rcarré n+ Nwell p+ p-sub SiO2 Nwell ou n+ Résistance «diffusée» p-sub SiO2 poly Résistance en polysilicium

TECHNOLOGIE CMOS p-sub SiO2 poly DV Résistance en polysilicium NB.: Peu sensible à T (température) et DV contrairement aux résistances diffusées Contrôle de la valeur absolue d’une résistance difficile mais appairage «facile» : Contrôle de la valeur absolue mauvais meilleur Eviter les dimensions minimales Eviter les courbures :

TECHNOLOGIE CMOS Appairage Même structure! Même température Même forme, même taille Séparation minimale Même orientation Même voisinage Dimensions non minimales

TECHNOLOGIE CMOS Capacités Capacité poly-diffusion Nwell n+ poly p-sub Capacité poly-diffusion Oxyde de grille Capacité poly1-poly2 SiO2 poly1 poly2 p-sub Seule capacité réalisable avec techno CMOS digitale Très bonnes capacités Valeur absolue mal contrôlée mais bon appairage Pb de résistance d’accès (Nwell) Pas de poly2 dans les technos digitales classiques

TECHNOLOGIE CMOS Transistors MOS TMOS le plus simple SiO2 Oxyde de grille drain LOCOS grille p-sub n+ p+ bulk source W L contact En forme de I source drain grille bulk TMOS le plus simple Utilisable jusqu’à L = 20mm

TECHNOLOGIE CMOS TMOS interdigité (pour W grand) TMOS en forme Autres formes en fonction de la forme de la grille C << CGS drain drain W D L S TMOS interdigité (pour W grand) TMOS en forme de gaufre TMOS en serpentin Attention aux densités de courant dans les pistes de métallisation Transistor long (L grand) mais compact CDB et CSB minimales Densités de courant! Int. pour R grande et commandable

TECHNOLOGIE CMOS Transistors bipolaires Bip vertical parasite Nwell p+ p-sub Base Collecteur Emetteur Pour le bipolaire latérale, E,B et C peuvent être connectés à n’importe quel potentiel Le collecteur du bipolaire vertical doit toujours être relié au potentiel du substrat (potentiel le plus bas) Le bipolaire vertical possède généralement des caractéristiques supérieures au latéral!

TECHNOLOGIE CMOS VDSM CMOS 90 nm

TECHNOLOGIE CMOS VDSM

TECHNOLOGIE CMOS VDSM

TECHNOLOGIE CMOS VDSM

TECHNOLOGIE CMOS VDSM

TECHNOLOGIE CMOS VDSM

TECHNOLOGIE CMOS VDSM

TECHNOLOGIE CMOS VDSM

TECHNOLOGIE CMOS VDSM

TECHNOLOGIE CMOS VDSM

TECHNOLOGIE III-V Transistor à effet de champ à hétérojonction Pseudomorphique

TECHNOLOGIE III-V PHEMT AlGaAs GaAs GaInAs Métal EC DEC FF FB EF DEV Accumulation d’électrons Couche séparatrice GaInAs

TECHNOLOGIE III-V PHEMT : Pourquoi pseudomorphique?

Mais aussi Optoélectronique TECHNOLOGIE III-V Mais aussi Optoélectronique interface VCSEL PIN Digital circuit Rate : 2.5 Gb/s BER : 10-18 l=1,3 ou 1,5 mm

Potentialités du CMOS/SOI TECHNOLOGIE SOI Potentialités du CMOS/SOI Confiné pendant très longtemps au domaine militaire et spatial Progrès récents sur la qualité des substrats Intérêt très fort pour certaines applications : hautes performances (IBM processeur G4) basse consommation (montre Seiko) mixte de type SoC (RF + analogique + numérique) Avantages techniques excellente isolation entre transistors capacités parasites réduites caractéristiques dynamiques des transistors supérieurs meilleur compromis courant actif / courant de fuite ...

TECHNOLOGIE SOI Historique du SOI Premiers substrats Si sur isolant ont été du SOS (Silicon On Saphire) de gros problèmes de rendement et de défectivité utilisation limitée aux applications militaires et spatiales grâce à leur tenue naturelle aux irradiations Actuellement de nouvelles perspectives grâce au substrat SOI

TECHNOLOGIE SOI Substrats SOI

TECHNOLOGIE SOI Transistors sur substrat SOI

TECHNOLOGIE SOI Transistors totalement déplétés

TECHNOLOGIE SOI Transistors partiellement déplétés

TECHNOLOGIE SOI Transistors partiellement déplétés

TECHNOLOGIE SOI Composants de base

ET ENSUITE? ET ENSUITE? Micro et nanotechnologie Micro et nanotechnologie Exemple :Microswitch RF Self High Q

ET ENSUITE?

ET ENSUITE?

ET ENSUITE?

ET ENSUITE?

ET ENSUITE?

ET ENSUITE?

ET ENSUITE?

ET ENSUITE?

ET ENSUITE?

CAO Microélectronique But de la CAO Micro-électronique Résoudre les problèmes liés à la complexité Améliorer la qualité Réduire les durées et les frais de prototypage Accélérer le « time to market » Eviter les erreurs Echanger les données entre les différents services Réutilisation des éléments d’études (bibliothèques) : IP Il faut un système global

CAO MICRO-ELECTRONIQUE Méthodes de conception Conception Top Down 40 % Réflexion 1 % Description 40 % Simulation 10 % Réalisation 9 % Tests Conception Bottom Up 10 % Réflexion 1 % Description 0 % Simulation 20 % Réalisation 68 % Tests Circuits de plus en plus complexes Hiérarchisation Ecriture de modèles Comportementale Technologie!

CAO MICRO-ELECTRONIQUE Environnement Technical documentation Interface d ’utilisation commune Librairies communes Technologies paramétrables Données échangeables Software design Electrical design IC & ASIC design PCB design Mechanical design Reliability design La conception d’ASICs devient réalité pour les PMEs et PMIs

CAO MICRO-ELECTRONIQUE Outils Différents outils Description Simulation Synthèse Dessin des masques Placement-Routage Extraction-Vérification Logiciels (framework) Cadence Synopsys Mentor Graphics Design Kit (fondeurs) AMS ST ATMEL TI ... Technologie CMOS BiCMOS SiGe AsGa, InP, ...

CAO MICRO-ELECTRONIQUE Outils de simulation Analogique Spice Spectre Eldo Numérique (Event driven) VHDL Verilog Mixte AMS Spécifique Spectre RF ADS PDS ... Outils de conception Outils de description Saisie de schéma Vues hiérarchiques Vues vectorisées Langage de haut niveau VHDL Verilog VHDL-AMS Outils de vérification DRC LVS Post Layout

CAO MICRO-ELECTRONIQUE Outils de conception Conception : Passer à un niveau d’abstraction inférieur En vérifiant que les performances soient maintenues Fonction : Spécifications RTL : Register Transfer Level (VHDL, Verilog) Gate Level Transistor Layout Post Layout OK Synthèse Bibliothèque Placement-Routage Extraction des parasites

CAO MICRO-ELECTRONIQUE Re-Use (IP) Nouveaux outils Fonction OK RTL Layout Netlist Post Layout Hard Soft WLM Logic E/S RAM CPU ROM Wire Load Model : Taille du circuit  Longueur des interconnexions Nombre de portes  charge moyenne des portes Découpage en sous-blocs Floor planning Re-Use IP

CAO MICRO-ELECTRONIQUE Conception analogique et mixte Exemple typique de circuit mixte! Problèmes rencontrés : Coût et durée de développement Probabilité de reprises élevée Testabilité Partie numérique Partie analogique Analog Digital Digital Analog Surface Effort

CAO MICRO-ELECTRONIQUE Outils actuels de CAO mixtes (partie analogique) Description et simulation comportementale VHDL-AMS : Extension «Mixed Signal Design» de VHDL Circuits à capacités commutées Simulateurs spécifiques à temps discret Synthèse de filtres Simulation électrique Spice avec améliorations (algorithmique, intégration framework, simulation mixte) Modèles MOS en cours de standardisation (BSIM V3.3, …) Problèmes restants : bruit, dispersions, temps CPU Dessin et placement routage Générateurs de transistors, extraction de parasites, routage avec contraintes

CAO MICRO-ELECTRONIQUE Support de la méthodologie «Top-Down» Spécifications Système Fonctions Blocs Transistors Layout Exemples Fonctionnalités recherchées Interface ligne téléphonique Estimation à priori des coûts et perf. (faisabilité des spécifications) Validation avant réalisation des spécifications (simulation) Assistants pour la conception à chaque niveau d’abstraction Génération automatique de modèles pour le niveau d’abstraction sup. Validation globale du système Réutilisation d’expertise de conception existante CAN, Filtre A.Op., Intégrateur Comparateur Spécifications Modèle

CAO MICRO-ELECTRONIQUE Méthodes de synthèse Spécifications Choix de topologie Synthèse Layout Dimensionnement Basé sur connaissance Exploration exhaustive Bibliothèque de topologies Procédure explicite Basé sur des règles Optimisation Modèle analytique Simulation Dérivation du modèle Définition de la procédure

CAO MICRO-ELECTRONIQUE Tendances actuelles Développement d’outils de productivité pour concepteurs expérimentés assistants pour le layout meilleure intégration de différents niveaux de représentation outils spécifiques pour certaines fonctions (filtres, CAN, CNA, …) Amélioration des simulateurs intégration de points nouveaux modèles pour technologies fortement submicroniques Adaptation des outils aux nouvelles exigences basse tension & faible consommation montée en fréquence Portabilité (IP-ReUse)

CAO MICRO-ELECTRONIQUE

Symbole et polarisation MODELE SPICE DES TRANSISTORS MOS Structure géométrique d’un NMOS n+ p+ p-substrat source grille bulk drain oxyde oxyde de grille L W silicium cristallin canal métal Symbole et polarisation D B S G VG VD VB VS

MODELE SPICE DES TRANSISTORS MOS IDS CGD CGS+CGB CBD G D S Mn Mp Modèle CAO larges signaux avec VBS = 0 Transistor OFF : VGS < VTHn Transistor ON en régime saturé : NMOS  PMOS 

MODELE SPICE DES TRANSISTORS MOS Capacités en régime saturé Modèle CAO petits signaux avec VBS = 0 On se place autour d’un point de polarisation défini par IDS0 (VGS0, VDS0) et on regarde les variations ids du courant global iDS=IDSO+ids pour des variations de vgs et vds des tensions globales vDS= VDSO+vds et vGS= VGSO+vgs

MODELE SPICE DES TRANSISTORS MOS gmvgs CGD CGS+CGB CBD G D S gds vgs Mp Mn

MODELE SPICE DES TRANSISTORS MOS Paramètres SPICE de la technologie utilisée KP 175 mA/V2 58 mA/V2 l (VEnLn)-1 avec VEn= 22V/mm (VEpLp)-1 avec VEp= 31V/mm VTH 0.47 V -0.60 V Cj 0.93 fF/mm2 1.42 fF/mm2 Cjsw 0.28 fF/mm 0.38 fF/mm mj 0.31 usi 0.55 usi mjsw 0.19 usi 0.39 usi Fj 0.69 V 1.02 V CGB0 = 0.11 fF/mm CGS0 = 0.13 fF/mm CGD0 = 0.13 fF/mm Cox = 4.6 fF/mm2 Paramètres NMOS PMOS Lmin = 0.35 mm et Wmin = 0.5 mm - Toute dimension doit être un multiple de 0.025 mm