Méthode de test et conception en vue du test pour les réseaux sur puce asynchrones : Application au réseau ANOC Xuan-Tu Tran Le 12 février 2008 Rapporteur : Directeur de thèse : Co-encadrant : Examinateur : M. Christian Landrault (CNRS, UMII, LIRMM) M. Habib Mehrez (UPMC, LIP6) Mme. Chantal Robach (INPG, LCIS) M. Jean Durupt, (CEA-LETI, MINATEC) M. Vincent Beroulle (INPG, LCIS) M. Yvain Thonnart (CEA-LETI, MINATEC) M. Bruno Rouzeyre (UMII, LIRMM) M. Mounir Benabdenbi (UPMC, LIP6) 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Introduction générale de la thèse CONTEXTE PROBLÈMES CONTRIBUTIONS SoC pour nouvelles applications multimédias, télécoms, etc. (complexité croissante, besoins accrus de performance) Architectures NoC + GALS (NoC asynchrones) Comment tester ces SoC (complexité, les IP sont profondément enfouies dans le système) Test des NoC (asynchrones) (Manque d’outils CAO pour le test des circuits asynchrones) Proposition d’une architecture CVT pour les NoC asynchrones (Conception, Implémentation, Résultats, etc.) Mise en œuvre de cette architecture au réseau ANOC (Génération des vecteurs de test, validation, résultats, etc.) Exploitations supplémentaires (Diagnostics, Vérification sur silicium, Test des IP) 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Des systèmes sur puce (SoC) aux réseaux sur puce (NoC) Test des systèmes sur puce : synchrones et asynchrones Proposition d’une architecture CVT pour les NoC asynchrones Mise en œuvre de l’architecture développée au réseau ANOC Utilisations alternatives de l’architecture CVT Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Interconnexions dans les systèmes sur puce (SoC) Solutions d’interconnexion actuelles et leurs limitations La limitation de débit, la consommation d’énergie, la synchronisation globale, etc. goulot d’étranglement dans la conception des SoC. Point à point Bus partagé Bus hiérarchique µP MEM I/O IP Local bus Liens dédiés Passerelles Bus système Bus périphérique 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Réseau sur Puce : un nouveau paradigme Introduction aux NoC Caractéristiques Performance Découpage communications/ traitements Efficacité de la gestion d’énergie Productivité (extensible, réutilisable) Synchronisation locale IP R Routeur Unité de traitement Lien réseau R IP Différentes horloges => GALS (Globalement Asynchrone, Localement Synchrone) Réseaux sur puce asynchrones 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Logique asynchrone quasi insensible aux délais Synchronisations locales par poignées de main Encodage QDI 1 parmi n les données contiennent la requête Autant de signaux de requête que de valeurs possibles La porte de Muller implémente un rendez-vous sur ses entrées requête requête C Logique Directe Logique Retour C Logique Directe Logique Retour C Logique Directe Logique Retour acquittement acquittement valeur 2 Processus A valeur 1 Processus B valeur 0 ack 1 Z-1 Z B A 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

ANOC : un réseau sur puce asynchrone (1/3) Caractéristiques du réseau ANOC Commutation de paquets Implémentation en logique asynchrone quasi-insensible aux délais (QDI) 2 canaux virtuels SAS : Interface synchrone/asynchrone NI : Interface réseau Application au circuit FAUST (2005) (Flexible Architecture of Unified System for Telecom) Pour les applications télécoms 4G ANOC 20 routeurs (topologie : maillage 2D) 23 unités de traitement (IP) Surface totale : ~ 80mm2 (STM 130nm) IP IP IP NI NI NI SAS SAS SAS R R R IP IP IP NI NI NI SAS SAS SAS R R R IP IP IP NI NI NI SAS SAS SAS R R R 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

ANOC : un réseau sur puce asynchrone (2/3) Mécanismes de communication Format de flits Message Paquet(s) (taille variable) Flit(s) (taille fixée à 34 bits) BoP EoP Type de flit 1 Flit d’en tête Flit de donnée Flit de fin Paquet 1-flit BoP EoP Payload Path–to-Target 33 32 31 18 17 0 Flit d’en tête BoP EoP Payload 33 32 31 0 Flit de données ou flit de fin 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

ANOC : un réseau sur puce asynchrone (3/3) Routeur du réseau 5 ports d’entrée, 5 ports de sortie, 2 canaux virtuels Unité d’entrée Control Demux VC0 VC1 HPU ANOC router NORD EST RES SUD OUEST Send0/1 Data Unité de sortie Accept0/1 VC0 VC1 Mux Control (HPU : Header Parsing Unit) 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Surcoût d’implémentation Exigences et défis Qualité de service (latences, fiabilité) Programmation (ordre de données, flot de contrôle) Surcoût d’implémentation (routeur, interface réseau) Test & Debug (réseau de communication, unités de traitement) 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Des systèmes sur puce (SoC) aux réseaux sur puce (NoC) Test des systèmes sur puce : synchrones et asynchrones Proposition d’une architecture CVT pour les NoC asynchrones Mise en œuvre de l’architecture développée au réseau ANOC Utilisations alternatives de l’architecture CVT Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Méthode de test générale pour les SoC Architecture générale Générateur des vecteurs de test (GVT) ; analyseur des réponses (AR) Mécanisme d’accès de test (TAM) Wrapper de test IEEE Std. 1500 (2005) SRAM I/O Interface IP CPU Wrapper AR GVT IP Sous Test TAM TAM IP ROM UDL IP IP 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Test des circuits asynchrones x op Point d’observation Ad hoc Ajouter des points de contrôle et d’observation Utilisation des chaînes de scan Supprimer les fils de rétroactions, Introduire les vecteurs de test, et observer les réponses Deux approches principales Chaînes de scan avec une horloge dédiée [Berk02A, Efth05T] Chaînes de scan auto-séquencées [Ronc94P, Petl95S, Khoc95A, Garc98S] x cp Test Point de contrôle circuit combinatoire D Q 1 in scan-in scan-out Test Tst-clk out un exemple d’utilisation scan-latch 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Test des architectures NoC Test du réseau (routeurs et liens) Faible contrôlabilité et observabilité Surtout pour les routeurs éloignés des entrées/sorties primaires Réseau en logiques asynchrones Architecture des routeurs régulière À exploiter Test des unités de traitement et leurs interfaces réseaux Utilisation des techniques classiques: IEEE 1500, chaîne de scan, etc. Réseau peut être utilisé comme un TAM Bande passante élevée Aucun coût supplémentaire pour le TAM Patterns de test doivent être encapsulés en paquets IP IP IP R R R IP IP IP R R R IP IP IP R R R 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Proposition d’une architecture CVT pour les NoC asynchrones Méthode de test pour les NoC asynchrones Conception et réalisation Implémentation et résultats Mise en œuvre de l’architecture développée au réseau ANOC Utilisations alternatives de l’architecture CVT Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Méthode de test pour les NoC asynchrones pour circuits synchrones Utilisation classique Test structurel Test de production Technique habituelle Nombreux outils disponibles Coût important de test CVT coûteuse en surface Absence d’outils CAO Back-end difficile Test fonctionnel Vérification et/ou test de production Demande une connaissance de la fonctionnalité du circuit sous test Fonctionnalité simple Structure d’interconnexion Vecteurs de test facile à générer Faible contrôlabilité, observabilité Application aux NoC asynchrones [Efth05T, Ronc94P, Petl95S,Garc98S] Test fonctionnel avec wrappers 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Proposition d’une architecture CVT asynchrone IP IP IP Test Wrapper (TW) NI NI NI SAS SAS SAS gac-out R R R gac-in cfg-in IP IP IP NI NI NI cfg-out SAS SAS SAS R R R GAC unit IP-TW WCM Configuration chain GAC : Générateur-Analyseur-Contrôleur WCM : Wrapper Control Module IP-TW: IP Test Wrapper SAS : Interface Synchrone/Asynchrone NI : Interface réseau R : Routeur 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Proposition d’une architecture CVT pour les NoC asynchrones Méthode de test pour les NoC asynchrones Conception et réalisation Implémentation et résultats Mise en œuvre de l’architecture développée au réseau ANOC Utilisations alternatives de l’architecture CVT Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Architecture du wrapper de test NORD 5 cellules ITC pour les entrées (ITC : Input Test Cell) 5 cellules OTC pour les sorties (OTC : Output Test Cell) Un contrôleur local WCM (WCM : Wrapper Control Module) Fonction « bypass » RES ITC-0 OTC-0 OTC-4 Bypass ITC-4 ITC-1 OTC-3 EST OTC-1 OUEST ITC-3 Routeur ANOC OTC-2 ITC-2 Bypass 34 WCM 2 cfg-in Wrapper de test 2 SUD cfg-out 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Micro architecture de la cellule de test 2 multiplexeurs 2 blocs de séparation sans contrôle La donnée est présentée aux deux sorties Elle n’est utilisée que par le récepteur qui en a besoin S2 noc-in noc-out cell-in cell-out ctrl-mux ctrl-mode 1 S1 MODE MUX LO CAL A B 34 (micro-architecture d’une cellule de test) 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Micro architecture de la cellule avec « bypass » Implémentation de la cellule avec la fonction « bypass » Ajout d’un port de sortie pour les cellules d’entrée Ajout d’un port d’entrée pour les cellules de sortie S2 noc-in noc-out cell-in cell-out ctrl-mux ctrl-mode 1 S1 MODE MUX LO CAL bp-out S2 noc-in noc-out cell-in cell-out ctrl-mux ctrl-mode 1 S1 MODE MUX LO CAL bp-in (cellule de test d’entrée - ITC) (cellule de test de sortie - OTC) 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Construction de la chaîne de configuration Wrapper 0 Wrapper 1 Wrapper N WCM WCM WCM GAC unit 2 bits GAC unit Check ID Check ID Check ID ID ok ID ok ID ok Décodage TCF Décodage TCF Décodage TCF Génération des signaux de contrôle Génération des signaux de contrôle Génération des signaux de contrôle Cellules de test Cellules de test Cellules de test 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Micro architecture du module WCM Format d’une configuration de test ctrl-mode[i] & ctrl-mux[i] with i = 0..4 Control Generator 2 bits cfg-in 2 bits Frame Shifter cfg-out EoF Detector ID Verifier EoF ID ok 24 EoF ID [2:0] OTC-Res ITC-Res OTC-Nord ITC-Nord M 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Proposition d’une architecture CVT pour les NoC asynchrones Méthode de test pour les NoC asynchrones Conception et Réalisation Implémentation et résultats Mise en œuvre de l’architecture développée au réseau ANOC Utilisations alternatives de l’architecture CVT Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Implémentation et résultats (1/2) Technologie 65nm de STM avec la bibliothèque TAL065nm du laboratoire TIMA Coût en surface 32,7% d’un routeur testable 3  5% de la surface totale d’un SoC Bande passante Débit max : 20M-vecteurs/s Débit normal : 10M-vecteurs/s Latence ajoutée Latence de communication en mode normal augmentée de 0,17ns par cellule Débit maintenu Débit de communication en mode normal maintenu à 500Mflits/s 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Implémentation et résultats (2/2) Intégration dans le circuit ALPIN (Asynchronous Low Power Innovative NoC) Objectif: valider différentes techniques autour du réseau ANOC Disponible 02/2008 La fonctionnalité du routeur avec le wrapper a été observée 3440 µm DC-DC FHT1 TRXOFDM FHT2 3480 µm MEM 80c51 NoC Perf NoC IF 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Proposition d’une architecture CVT pour les NoC asynchrones Mise en œuvre de l’architecture développée au réseau ANOC Génération des vecteurs de test Application des vecteurs de test Résultats du test Utilisations alternatives de l’architecture CVT Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Génération des vecteurs de test (1/3) Structure de liens du réseau un lien du réseau 1 canal « Send » 17 canaux « 1-of-4 » 2 canaux « Accept » valeur 0 acquittement valeur 1 valeurs de 0 à 3 requête Data (tous les 17 digits « 1-of-4 ») Send « 0.0.0………………………………0 » « 0 » « 1.1.1………………………………1 » « 1 » « 2.2.2………………………………2 » « 3.3.3………………………………3 » Total : 4 vecteurs 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Génération des vecteurs de test (2/3) Pour le routeur du réseau La partie « data » Vecteurs de test pour un triplet « entrée/sortie/canal virtuel » path–to-target BoP EoP Unité d’entrée Unité de sortie 1 contrôles infos de routage dir-1 dir-0 Flit d’en-tête HPU VC0 VC0 champ de données VC1 VC1 Flits de données Control Control 1 champ de données Flit de fin du paquet Data Send BoP/EoP 15 digits « 1-of-4 » Direction canal « 2 » « 0.0.0……………………………0 » « dir. » « vc. » « 0 » « 1.1.1……………………………1 » « 1 » « 2.2.2……………………………2 » « 3.3.3……………………………3 » « 3 » Total : 200 vecteurs 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Génération des vecteurs de test (3/3) Pour le routeur du réseau La partie « contrôle » Vecteurs de test pour un triplet « entrée/sortie/canal virtuel » Unité d’entrée Unité de sortie path–to-target BoP EoP HPU VC0 VC0 1 1 contrôles infos de routage dir-1 dir-0 VC1 VC1 Paquet d’un flit Control Control Data Send BoP/EoP 15 digits « 1-of-4 » Direction canal « 3 » « 1.1.1……………………………1 » « dir. » « vc. » « 2.2.2……………………………2 » « 3.3.3……………………………3 » Total : 120 vecteurs 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Proposition d’une architecture CVT pour les NoC asynchrones Mise en œuvre de l’architecture développée au réseau ANOC Génération des vecteurs de test Application des vecteurs de test Résultats du test Utilisations alternatives de l’architecture CVT Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Application des vecteurs de test (1/2) NORD Test des routeurs Un exemple : Routeur ID = ITC-0 OTC-0 RES OTC-4 Chemin de routage sous test ITC-4 ITC-1 Entrée OTC-3 EST OTC-1 Sortie OUEST ITC-3 Routeur ANOC 002 34 OTC-2 ITC-2 WCM 2 cfg-in Wrapper N°2 2 Configuration de test SUD cfg-out EoF ID RS – RE OS – OE SS – SE ES – EE NS – NE M 3 – 1 002 00 00 00 00 01 02 12 01 02 12 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Application des vecteurs de test (2/2) Test des liens du réseau 2 wrappers sont utilisés 2 configurations de test 2 liens sont testés à la fois 1er wrapper Routeur Entrée en mode traversée Est  Sud Sortie liens sous test 2ième wrapper Routeur en mode demi-tour 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Algorithme de test pour le réseau entier Stratégie de test globale Les routeurs déjà testés sont mis en mode bypass links-under-test current-router H-next router V-next 1 2 3 4 5 10 9 8 7 6 11 15 20 16 chaîne de config et de bypass cfg-in cfg-out Testeur 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Proposition d’une architecture CVT pour les NoC asynchrones Mise en œuvre de l’architecture développée au réseau ANOC Génération des vecteurs de test Application des vecteurs de test Résultats du test Utilisations alternatives de l’architecture CVT Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Temps d’application de test (µs) Résultats du test (1/3) Temps d’application du test Vitesse de test : 10M-vecteurs/s Pour les tailles considérées, le temps d’application du test est inférieur à 1ms (inférieur au temps d’application du test d’une IP) Taille du Réseau sous test Temps d’application de test (µs) les routeurs les liens le réseau entier 1 x 1 32 3 x 3 288,40 5,20 293,20 3 x 4 384,55 7,35 391,35 4 x 4 512,75 10,35 522,35 5 x 4 640,95 13,35 653,35 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Résultats du test (2/3) + Couverture de fautes (le test du réseau) Fautes non-détectées Les fautes se localisent avant les entrées d’un très petit nombre de portes de Muller asymétriques Circuit sous test Unité d’entrée Unité de sortie Routeur entier SSAF sur les entrées et les sorties 9194/9194 (100%) 14110/14142 (99,77%) 116520/116680 (99,86%) + A B Z Ne considère pas le niveau 0 sur l’entrée B Impossible de vérifier le collage à 1 sur B, la transition sur Z peut arriver trop tôt 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Résultats du test (3/3) Couverture de fautes (le test de l’architecture CVT) Fautes non-détectées Les fautes se localisent sur les signaux concernant la vérification de l’identifiant (ID) du wrapper de test et sur les signaux ctrl-mode des cellules de test (avant les entrées des portes de Muller asymétriques) Circuit sous test Cellule de test WCM Wrapper entier SSAF sur les entrées et sorties 3380/3382 (99,94%) 3400/3472 (97,93%) 37200/37292 (99,75%) 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Proposition d’une architecture CVT pour les NoC asynchrones Mise en œuvre de l’architecture développée au réseau ANOC Utilisations alternatives de l’architecture CVT Diagnostic Vérification du réseau sur silicium Test des unités de traitement Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Diagnostic (interconnexions) Input stage 0 Output stage 0 Ctrl Ctrl ~ 600 portes logiques ~ 100 portes logiques ~ 40 portes logiques 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Vérification du réseau sur silicium (1/2) Transmissions concurrentes Ouest Nord Est WCM Res Sud P1 – VC0 P2 – VC0 Ouest Nord Est WCM Res Sud P1 – VC0 P2 – VC1 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Vérification du réseau sur silicium (2/2) Influence des paquets successifs Nord WCM Res Sud Ouest Est TW2 TW1 P1 P2 R1 R2 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Test des unités de traitement (IP) Architecture CVT est utilisée comme un TAM Un algorithme de test a été proposé IP sous test Interface réseau (NI) IP NI Contrôleur Wrapper de routeur en mode bypass Wrapper de routeur en mode traversée IP-TW SAS TESTEUR WCM WCM 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Plan de la présentation Contexte et Motivation Proposition d’une architecture CVT pour les NoC asynchrones Mise en œuvre de l’architecture développée au réseau ANOC Utilisations alternatives de l’architecture CVT Conclusions et perspectives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Conclusions Une méthode de test pour les réseaux sur puce asynchrones Modélisation, validation de la méthode Publications : IEEE-DDECS 2006, IEEE-ETS 2006 Réalisation et implémentation d’une architecture CVT Réalisation, implémentation, optimisation, et intégration au circuit ALPIN, évaluation des résultats de cette implémentation (coût en surface, latence ajoutée, bande passante, etc.) Publications : IEEE-ETS 2007, ACM/IEEE-NOCS 2007 Application la méthode proposée au réseau ANOC ATPG, Algorithme de test, évaluation des résultats du test (couverture de fautes, temps d’application du test, etc.) Publications : ACM/IEEE-NOCS 2008 Exploitation de l’architecture CVT développée pour plusieurs utilisations alternatives 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Perspectives Valider l’implémentation physique de l’architecture CVT sur le circuit ALPIN Optimiser le temps d’application du test pour les IP en considérant comme contrainte le coût de la surface additionnelle de l’architecture Configurer parallèlement les wrappers de test Ajouter des bypass reconfigurables Implémenter l’unité GAC sur silicium afin de réaliser un NoC auto-testable Une étape très importante pour le transfert industriel BIST (Built-In Self-Test) du réseau asynchrone 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Merci de votre attention ! 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Back up !!! Back up… slides 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Format d’une configuration de test (TCF) Cellules OTC – ITC (Res) Ouest – Sud – Est Cellules OTC – ITC (Nord) 24 EoF ID [2:0] EMS MCS EME MCE EMS MCS EME MCE M EoF Valeur spéciale indiquant la fin d’une configuration ID[2:0] Identifiant du wrapper de test EMS[i] Activer le signal ‘ctrl-mode’ pour la cellule OTC i MCS[i] Définir la valeur du signal ‘ctrl-mux’ pour la cellule OTC i EME[i] Activer le signal ‘ctrl-mode’ pour la cellule ITC i MCE[i] Définir la valeur du signal ‘ctrl-mux’ pour la cellule ITC i M Mode du wrapper de test affecté par la configuration 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Stockage de données dans le wrapper Stockage de données entre des cellules de test Une donnée peut être stockée entre deux cellules S2 noc-in noc-out cell-in cell-out 1 S1 MODE MUX LOCAL canal contient une donnée un code vide 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Co-simulation sc-fifo links sc-fifo links Ou modèle SystemC Contrôleur Principal (CP) Cfg-out Cfg-in sc-fifo links sc-fifo links Générateur de Vecteurs de Test (GVT) Analyseur de Réponses (AR) QDI links QDI links Send Routeur + Wrapper de test (VHDL ou Netlist model) Send Data Data Accept0/1 Accept0/1 QDI links QDI links Enveloppe SystemC Interfaces: SystemC  QDI Interfaces: SystemC  QDI Ou modèle SystemC 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Circuit ALPIN Intégration dans le circuit ALPIN (Asynchronous Low Power Innovative NoC) 12/02/2008 Xuan-Tu Tran : Soutenance de thèse

Vérification du réseau sur silicium (2/2) Influence des paquets successifs Nord WCM Res Sud Ouest Est TW2 TW1 P1 P2 R1 R2 TW2 n’est pas configuré jusqu’au moment où les paquets sont prêts à l’entrée Ouest de TW2 TW1 en mode normal 12/02/2008 Xuan-Tu Tran : Soutenance de thèse