Progrès sur les R&D en cours au LPC depuis la réunion de juillet 2011 Progrès sur les R&D en cours au LPC depuis la réunion de juillet 2011 François Vazeille.

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1 Progrès sur les R&D en cours au LPC depuis la réunion de juillet 2011 Progrès sur les R&D en cours au LPC depuis la réunion de juillet 2011 François Vazeille Jussieu (11 janvier 2012)  Cadre général  Le ″Démonstrateur Tilecal″  Progrès sur les R&D  Calendrier Toutes les informations sur la R&D au LPC: http://atlas-clermont.web.cern.ch/atlas-clermont/satlas.html (Tous les exposés dans la rubrique ″Liens utiles)″ 1

2 Cadre général 2  EoI ″R&D on Tile Calorimeter Electronics for the sLHC″: 15 April 2008  LoI ″for the Phase-I Upgrade of the ATLAS Experiment″, December 20, 2011 (Draft) Activités pour la Phase II (LoI fin 2012 début 2013), mais R&D dans la Phase 0 et pré-phase I (en surface, puis ATLAS) ″The full digital read-out of the Tile calorimeter is planned for Phase-II.″ ″ … the ultimate goal is a free running digital architecture of all individual LAr and Tile calorimeter channels″.  ″A demonstrator for digital readout of calorimeter data″, Draft ″The proposed architecture will be validated by an in-beam system test planned for installation in ATLAS during the Phase-0 shutdown. The system will be run seamlessly within ATLAS during the pre-Phase-I data taking. ″ ″Two trigger Tower Builder Boards and four new Tile drawers (first one drawer and then, if successful, 3 more) with digitization of data at the front-end will be installed in order to test the digital trigger path and hardware implementations of novel single-object triggers. ″

3 PMT Pon t 3en1ADCPipeline Inter- face ADC Int. Adder Calibration Physique Trigger PMT Pon t 3en1 Inter- face Calibration Physique Trigger PMT Pon t 3en1 Inter- face Adder Calibration Physique Trigger Idéal Hybride Actuel avec tiroirs indépendants dans les 2 cas et non plus couplés en super-tiroirs. 3

4 PMT Pont 3en1 DB Adder Calibration Physique Trigger Hybride MB  R&D menée au LPC: électronique ″Front End″ (en rouge): Mécanique mini-tiroir, Pont diviseur, carte 3en1 avec ASIC dédié, Mother Board.  3 approches concurrentes Chicago: discret Clermont-Fd: ASIC dédié Argonne: ASIC QIE La solution LPC est la seule qui suit le schéma ″idéal″: - Maximum de foncions dans ASIC. - Minimum sur MB2 (Exemple: pas d’ADC). Elle sera aussi la plus économique en production. 4 Interface = Mother Board + Daughter Board

5 Le ″Démonstrateur Tilecal″ ″Super-tiroir″ complet + électronique ″Back-end″ + ″MobiDICK4″  Tests dans le Hall 175 au CERN en 2012-2013 avec les 3 options ″Front End Tiroir″ concurrentes  choix final.  Faisceau test en 2014 (?).  Equipement de 1 à 4 Modules Tilecal pour la reprise LHC en 2014. 5 Ici: ″Démonstrateur″ désignera l’électronique ″mini-tiroir″

6 Progrès sur les R&D 6 R&DCSP Ponts diviseurs5 mars 2009 Hautes Tensions 6 octobre 2009 Mécanique mini-tiroirs ASIC 7 décembre 2010 CSP du 11 janvier 2012: Intégration des R&D dans la Chaîne linéaire VFE/FE Phase II et dans l’étape préliminaire du Démonstrateur Phase 0/pré-Phase I.

7 Mini-tiroirs Juillet 2011Janvier 20122012 Concept validé- Etudes d’outillage de manutention - Réflexions sur services et banc test - Liens mécaniques - Outillage d’insertion - Banc test - Services: Cooling, câbles, fibres, (y compris HT) … train de 4 mini-tiroirs indépendants sur le plan électronique (  tiroirs actuels). LPC: - Etudes de design des tiroirs et des services mais pas de production future envisagée (contacts Prague/Barcelone). - Design et production des outillages de manutention. - Adaptation des 4 mini-tiroirs actuels pour le Démonstrateur. 7

8  Etudes de services: Les mini-tiroirs ne sont pas ″universels″ Interne Externe: - Référence position. - Patch Panel ou équivalent. - Remplissages différents en PMTs et en plus différents aussi selon Modules LB et EB. - Niveaux de radiations. + Modules spéciaux.  Etudes d’outillages 8

9 Ponts diviseurs ″actifs″ Juillet 2011Janvier 20122012 - Concept validé - Banc test opérationnel - 20 bases produites 30 bases en productionTests de radiation … pour conserver la linéarité sur 16 bits et la résolution, avec des forts courants.  Achèvement de la R&D. LPC: - Objectif atteint: non linéarité inférieure à 0.1% quelle que soit la Luminosité. - 50 bases disponibles pour le Démonstrateur. 9

10 Hautes tensions Juillet 2011Janvier 20122012 6 options proposées: - 3 options embarquées - 3 options dans USA15 Seules les 3 options non embarquées sont compatibles avec mini- tiroirs  HT externe pour Démonstrateur - Etude des services - Réflexions sur utilité des ″noise killers″ LPC: Pas de R&D hormis les services traités avec les mini-tiroirs, et les câblages vers le Démonstrateur (Noise killers inclus si utiles). 10

11 ASIC VFE et électronique FE Juillet 2011Janvier 20122012 - Concept du convoyeur validé en IBM 130 nm - FATALIC1 intégré sur 3en1 maison Front end for Atlas Tile cAL Integrated Circuit (IC for every Clermont chips) - FATALIC2 testé: LPC (Las.) CERN (LED, cosmiques) - FATALIC3 en fonderie (Chaîne complète sans ADC). - Réflexions en cours sur:. ADC 12 bits 40 MHz 130 nm. Intégrateur numérique - Ebauche FE: 3en1, MB2 - Tests FATALIC3 - ASIC ADC seul et/ou FATALIC4 - Electronique FE Démonstrateur + carte test ASIC … ASIC VFE 130 nm avec architecture ″super-convoyeur de courant″ la plus adaptée derrière un PMT intégrant toutes les fonctions de la carte 3en1 avec numérisation (ADC): signal physique (énergie et timing), calibration physique (Cs et MB), calibration électronique (CIS), voire plus … LPC: - Evolutions ASIC vers le design final, ponctuées d’étapes intermédiaires avec des composants provisoires sur 3en1 (ou MB2). - Design simultané électronique FE (3en1, MB2, carte test)  Démonstrateur. 11

12 Muon cosmique (1 µ toutes les 2 minutes environ) FATALIC2 au CERN, bâtiment 175 sur modules Tilecal 12

13 Regulators FPGA Multiplexing data integrator FPGA Multiplexing data integrator Distribution CLK & CTRL FE- ASIC PM FPGA Data & Control FE- ASIC ASIC DACs MB-2 DB o/e Receiver o/e Receiver o/e Receiver o/e Receiver LASER DRIVER LASER DRIVER Adders Buffer Adders Buffer Amplifier inside for analog trigger Première étude de MB2 (12 canaux) 13

14 Chicago Clermont-Ferrand Argonne 14 Calendrier

15  Échéances … dont deux très proches au LPC 201220132014  20152022- 2023 -11/01/12: CSP -19/11/12: CS LPC -Document Démonstrateur - LoI Phase II - R&D pour Démonstrateur (slide suivante) -Tests et comparaisons Démonstrateurs au b175 ( ou fin 2012) - Poursuites R&D VFE/FE - Test beam ? - Installation dans ATLAS - Prototypes - Production Phase II Travaux LPC durant les Phases O et pré-Phase I, pour être opérationnel dans la Phase II … qui pourrait être anticipée Phase I si besoins physiques et/ou techniques. 15

16  Travaux et besoins pour 2012 R&DActivitésCoûts Mécanique mini-tiroirs - Adaptation mini-tiroirs actuels - Liens mécaniques et services - Outillages de manutention5 K€ Hautes TensionsAdaptation pour Démonstrateur Ponts diviseursTests radiation: Banc test + faisceau5 K€ Chaîne de lecture ASIC/ADC (fonderie) + 3en1 + MB2 + carte test ASIC +dével. annexes pour Démonstrateur 25 K€ 16 La fonderie ASIC and/ou ADC va dépendre du financement  Plusieurs options: - ADC seul, puis ″bondé″ sur FATALIC3. - ADC et FATALIC4. -…

17 BACK UP

18 Petit rappel sur les objectifs de la calorimétrie  Objectifs physiques Conserver les mêmes performances (Hadrons et muons) au HL-LHC: Résolution, linéarité, déclenchement, etc. dans un environnement plus difficile (Occupation, radiations, etc.).  Moyens techniques - Bénéficier de nouvelles technologies (Fibres GBT, ASIC, etc.). avec l’objectif ultime ″free running″ (Trigger numérique dans USA15). - Approche concertée Argon/Tuiles/Trigger. - Retour sur expérience: réduire les risques de pannes en minimisant les nombres de composants (cartes, connecteurs, câbles, etc.). 17

19 A demonstrator for digital readout of calorimeter data The idea is to provide a digital readout channel for the calorimeters that could operate in parallel with the current analog trigger. It should be used to study critical components in the future readout chain, such as the high speed optical link, the receiver boards and the preprocessor functionality. Apart from the on-detector parts it would include fibers bundles from the calorimeters to the counting room and new RODs. One conceivable path if the additional latency is not too large is to build an interface board to fit into a L1Calo PreProcessor crate that emulates the old trigger data protocol and feeds trigger tower data into the regular data steam. A better and more straightforward method would be to use spy memories in the new RODs and in the PreProcessor to catch and compare trigger tower sums produced in both data flows. However, independent of the way chosen to verify the functionality of the demonstrator design it is always important to keep the latency increase as low as possible. Fiber optic outputs from the RODs could also be used as a data source for a phase II L0Calo demonstrator. This would then constitute an early full prototype slice of the final Phase II system that could run parasitically with the existing system. The main guiding principle in this endeavor is to provide a “safe” way to gradually develop the new system while keeping the disruption to the existing system at a minimum. LAr implementation In the Liquid Argon calorimeter the front-end boards sum all the high granularity cells into.1x.1 trigger cells one per depth layer. The different layers are then summed in he tower builders into tower sums. A possible scenario would be to redesign the tower builder so that it would also digitize all layer sums and send them to counting room as digital trigger signals. This would allow evaluating the high speed that is necessary for the digital full readout of all LAr cells to the first level trigger. 18

20 TileCal implementation In TileCal the most straight forward option is to build the demonstrator around the plans for the new digital readout and provide additional analog outputs that could feed into old trigger summation daughter boards. Since the new system will be more compact than the present system, there will be ample space for the additional summation boards. In the digital scheme the Main Board will send all digitized data via daughter boards to the off-detector sROD and sROD preprocessor FPGAs. Here the data should be tapped into a separate path leading to the current ROD system after being converted into the standard format. The TTC clock and the appropriate TTC signals will be sent to the drawer via the sROD and the GBT protocol. To make this possible it would be necessary to build an advanced prototype of the on-detector main board and its processor board during 2011, to test it in the drawer test benches in building 175 and to build a more final prototype during 2012. A new drawer should be installed and tested in ATLAS during 2013 and part of 2014. When starting the tests in 2013 only one new drawer would be included, but if it operates as expected during tests and during actual data taking a larger section installed. In parallel with this there must be a development of the demonstrator ROD. What needs to be proven is that the new DAQ format and precision is compatible with the present one. 19

21 Phase I upgrade TileCal implementation If the TileCal demonstrator operates well, but it is found desirable to still keep the analog trigger option, one could, in principle, decide to install the demonstrator solution for the entire Tile calorimeter. However, the difference between this and a full phase II upgrade is smaller than for LAr. Phase II upgrade TileCal implementation When it is found that the analog option is not necessary one can optimize other parts such as the drawer mechanics to improve serviceability. Quarter sized “mini drawers” containing just one Main Board is one possibility. It is also necessary to include results and experience from other upgrade R&D projects that could not be accommodated in the demonstrator. For example it is uncertain whether a final solution to the Low Voltage Power Supply problem could be included in the demonstrator. The demonstrator Main Board and the front-end boards can in principle be used in Phase II as well, unless there are specific reasons to perform modifications. 20 ″The main benefit of such an approach w.r.t. a more traditional design based on discrete components relies on it being a cost effective solution which will remove challenging integration issues in the design and layout of printed boards as well as in its power management.″ Extrait de la LoI Phase I, page 43 (contexte Lar, mais général)

22 Accès pour installation 21

23 Grande dynamique: 16 à 17 bits. Un signal PMT/Tilecal: 5 ns temps de montée, 40 ns temps de descente. Charge minimum: 25 fC. Charge maximum: 0.8 nC (1 to 1.2 nC ?). Bruit (LSB): ½ signal minimum (12,5 fC). Courants extrêmes: Minimum (1 LSB) of 625 nA. Maximum (full scale) 40 (60 mA ?). Cahier des charges de l’ASIC 22

24 The « super » current conveyer The input is a “super common gate”. Vi is fixed by a feedback loop. The input impedance become 1/(gm0*gm3*R6) More: This architecture is self polarized. The current is twice copied. The quiescent current is small (only 1 mA for a signal current up to 50 mA or more.)  The input impedance is now very low.  It is easy to obtain a differential structure. 24Jacques Lecoq, réunion atlas LPC 8 février 2010 Extrait exposé Jacques Lecoq au CERN  Courant  26 23