QUELLES TECHNOLOGIES POUR NOS EXPÉRIENCES P. Pangaud – R. Fei - CPPM Remerciements à Samuel Manen Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012.

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1 QUELLES TECHNOLOGIES POUR NOS EXPÉRIENCES P. Pangaud – R. Fei - CPPM Remerciements à Samuel Manen Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 Lyon1P.Pangaud - CPPM

2 Evolutions des technologies A l’IN2P3, depuis 20 ans, le développement de nos expériences de physiques nous a permis de suivre l’évolution des technologies monolithiques - Intégration - Coût - Résistance aux Radiations - Accessibilité - Production Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM2

3 Evolutions des technologies Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM3 CMOS Feature Size AMS 0.8µ 1.2k gates/mm 2 AMS 0.6µ 3k gates/mm 2 ST 0.25µ 35k gates/mm 2 AMS 0.35µ 18k gates/mm 2 ST 0.18µ 80k gates/mm 2 ST 0.13µ 180k gates/mm 2 ST 90nm 400k gates/mm 2 High density Low power More system Integration More Process Features ST 65nm 800k gates/mm 2 ST 40nm 1600k gates/mm 2

4 Modélisation des technologies Les technologies CMOS simplement modélisées à leurs début Model Spice 1, 2, 3 ( proches du modèle physique ~40 paramètres). Tension de seuil (Vt0) Epaisseur d’oxyde (Tox) Mobilité (µ0) Potentiel de Surface (Phi) Body effect (Gamma) Bruit I/F (AF et KF) fonctionnaient très bien en forte inversion sans tenir compte des effets du 2nd ordre. Les modèles BSIM 3, 4 SOI et 6 sont bien mieux adaptés pour les technologies plus fines, car intégrant beaucoup plus de paramètres de corrections, au détriment de la complexité. (plus de 400 paramètres). Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM4

5 Utilisation des technologies Beaucoup de cellules fait-main en « full-custom » pour les technologies jusqu’à 0,35µm, que cela soit pour l’analogique ou le numérique. L’intégration a favorisé l’émergence de nouveaux outils d’aide à la conception, permettant la réutilisation des cellules (analogiques) et la synthèse de cellules numériques. Des bibliothèques existent (ARM, Synopsys, Aragio, etc…). La notion de Rad-Tolérant à presque disparue à partir du nœud 0,13µm, pour quasiment disparaître à partir de 65nm. Les effets d’interfaces dominent par rapport aux effets de grille. Les effets de variations de Vt0 en fonction de la dose s’estompent. Par contre, la qualité de la technologie devient essentielle (dopage, épitaxie, STI..). Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM5

6 Choix d’une technologie Pour quelles applications? Dominance Analogique : Le gain intrinsèque (gm/gds), bruit, résistances aux radiations… Dominance Numérique : Intégration, Fréquence de transition, courant de fuite… Coût et accessibilité : de quelques centaines d’euros à quelques dizaines de milliers d’euros pour un MPW. Les fondeurs rechignent de plus en plus à nous offrir leurs technos en dessous de 130nm. Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM6 Théorique ??

7 Outils d’analyses A partir de formules simples et de simulations, il devient intéressant de comparer et d’analyser les différentes technos et leurs options. Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM7

8 Quelques comparaisons Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM8 Transistor N, Taille minimal AMS 0,35 IBM 0,25AMS 0,18HV LF 0,15IBM 0,13CHRT 0,13 TSMC 65nm CHRT 65nm Vdd (V)3,32,51,8 1,5 1,2 Vth (V)0,5200,630 0,5250,5300,450 0,500 Tox (nm)754332,6 2

9 Conclusions Il est évident que le choix va dépendre du projet. D’un « petit » projet pour une application isolée à un projet de collaboration, par exemple. Le numérique s’impose de plus en plus, ce qui nous pousse à choisir des technologies plus fines. De nouveau consensus technologiques apparaissent au sein de la communauté HEP ( 0,25µm IBM, 0,13µm IBM, 65nm TSMC?? ) IN2P3 et la technologie 0,35µm AMS Les technologies en dessous de 0,35µm offre un nombre impressionnant d’options (Deep Nwell, T3, Triple Gate, Low Power, I/O…), et un nombre impressionnant de IP. Mais à quel coût!!! A partir de 90nm, les technologies se « ressemblent » et font plateforme commune (IBM-GlobalFoundries-Samsung) (Freescale-TSMC?). La faiblesse aux radiations, des technologies en dessous de 130nm, semble disparaître. Mais a contrario, chaque technologie doit être évaluée. Qu’en est il de la résistance au SEE (Single Event Effect)? Emergence de nouvelles technologies exotiques 3D (Tezzaron-Chartered) : cf le CMP Opto Smart pixel ( High Voltage et High Resistivity) Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM9 Le choix est large!!!!

10 Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM10 Tezzaron-Chartered 3-D technology 10 Main characteristics : 2 wafers (tier 1 and tier 2) are stacked face to face with Cu- Cu thermo-compression bonding Via Middle technology : Super-Contacts (Through Silicon contacts) are formed before the BEOL of Chartered technology. Wafer is thinned to access Super-Contacts Chartered 130nm technology limited to 5 metal levels Back-side metal for bonding (after thinning) One tier Bond interface layout Wafer to wafer bonding

11 Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 LyonP.Pangaud - CPPM11 SMART Diode in CMOS technology 11 The CMOS signal processing electronics are placed inside the deep-n-well. PMOS are placed directly inside n-well, NMOS transistors are situated in their p-wells that are embedded in the n-well as well. Expected signal : Mips of 2000e- ( by increasing the substrate resistivity) Can we mix the smart diode and the 3D Integrated technology? Ivan Peric, FEE2011, Bergamo, Italy

12 Références Effet des radiations sur les circuits intégrés. F.Faccio Ecole de Microélectronique Porquerolles- Mai 2007 Low-Voltage Analog CMOS Design in scaled CMOS technology. A. Baschirotto MUX 2010 Le design analogique en technologie CMOS. S. Manen Ecole de Microélectronique Fréjus - 16/19 Mai 2011 Noise and radiation hardness of 65 nm CMOS transistors and pixel front-ends. M. Manghisoni TWEPP 2011 Charged-based MOS transistor modeling. E. Vittoz and Ch. Enz Platforme Commune : IBM – GlobalFoundries - Samsung http://www.commonplatform.com/ http://www.commonplatform.com/ Journées VLSI - FPGA - PCB de l'IN2P3 5 -7 juin 2012 Lyon12P.Pangaud - CPPM