Edouard BECHETOILLE– VLSI FPGA IPNL – 5-7 Juin 2012 Electronique front-end basse température pour TPC à argon liquide E. BECHETOILLE, for the.

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1 Edouard BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Electronique front-end basse température pour TPC à argon liquide E. BECHETOILLE, for the MicRhAu designers collaboration

2 2E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 LARZIC (Liquid Argon Zygote IC) Evolution –Sans Gain Boost pour assurer la stabilité à froid –Adaptation du gain (mV/fC) par étage Q/V V/Q –Shaper vs ‘charge follower’ –Differentiel  faible cross-talk Etude du bruit –Test d’un circuit multi-voies (Mokrane) @ LN2 –Bruit des modèles en 1/f α –Simulation à froid en modifiant α

3 3E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Simulation stabilité (stb) du Gain Boost(GB) stb probe Problèmesolution XtalkGB  meilleur impédance d’entrée en basse fréquence Bruit basse fréquence en test (-200°C) GB  Gain DC plus grand. La simulation stb montre un léger overshoot. Evolution à froid? Avec un ampli de gain boost unipolaire, les pôles sont imbriqués. Suivant la bande passante de l’ampli principal (CSA), ca peut ne pas poser de problème

4 4E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 CSA in LAr TPC Charge  Voltage  Charge  Voltage AA +Q - N1Q Vout1=Q/C V Vout2= - N1Q/C Radeka, De Geronimo NSS2010 VDC identiques sinon fuites dans Rf  offset /!\ si C1xN1 trop grand, vérifier le slewrate sinon, Ralentissement du pulse On garde la même Constante de temps RF//CF à chaque étage RfCf=1µ =1pF.1MΩ RfCf=1µ =10pF.100kΩ RfCf=1µ =500fF.2MΩ - N1Q Q

5 5E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Shaper vs Charge follower /!\ fuite de courant due au différents points DC  il faut ajuster Vref Meilleur Gain[mV/fC] (pas d’atténuation 1/e) ENC équivalent car le CSA est ‘étouffé’ Retour à la baseline sans undershoot

6 6E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Differential circuit Vout=Q/C Vout= - Q/C Current is inverted ENC=1500e-, Qin=100fC, Xtalk<0.1%, avec 0.5Ω sur VDD Remarque : l’erreur de ‘non-différentialité’ et de même forme que le Xtalk

7 7E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 ADC-like C/2C Consommation x 20 Grande disparité Bruit de l’étage d’entrée primordial 2C//R C//2R Bruit du dernier étage /!\ Décharge après saturation inégale

8 8E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Envision ASIC @ LN2 On vérifie que le circuit multi-voies fonctionne dans l’azote Liquide sans oscillation, malgré une remontée du bruit en deçà de -100°C.

9 9E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Bruit du transistor In-between referred noise G D S S v [V²/Hz] S I [A²/Hz] Input referred noise Output referred noise G D S S inTot [V²/Hz] G D S S ouTot [A²/Hz] Flicker noise = 1/f noise Thermal noise S I = 2q.I d S I = 4kT*n.g m */. S inTot = SISI gm²gm² SvSv + Au carré: puissance de bruit *1/2 ou *2/3 (ohmique / saturé) S v =4kT ρ WL f S inTot =4kTR N R N = + ρ WL f n 2 gmgm 2n 3 gmgm (Ωiq) (Sat) [V²/Hz] [A²/Hz] S ouTot = SISI g m ². + SvSv SI=SI= 8 3 kT(g m + g ds +g b ) Indépendant du courant /!\ S Ifn =g m ². S Ifn = 1 C ox LW KF.I d f EF AF Spice model dépendant du courant /!\ SvSv Dans les modèles AMS, EF=1 Simulateur

10 10E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 noise-noise getData("/out" ?result "noise-noise") /(OP("/MP5 ","gm")*81)) V/sqrt(Hz)

11 11E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Deux simulations –ef=1 –ef=0.7 Quand ‘ef ’ diminue, la fréquence corner augmente, à bruit thermique constant. On vérifie : in=8/3kTgm*1.69 af=1.5070e+00 kf=2.1700e-26 ef=1.0000e+00 \ noia=1.1210e+19 noib=5.3360e+04 noic=-5.892e-13 \ rd=0.0000e+00 rs=0.0000e+00 rsh=7.0000e+01 \ minr=1.000e-03 \ rdc=0.0000e+00 rsc=0.0000e+00 lint=-5.005e-08 \ wint=9.4030e-08 ldif=0.000e+00 hdif=8.0000e-07 \ xj=3.0000e-07 js=5.1000e-07 \ n=1.0000e+00 \ dskip=no tlev=0 tlevc=0 \ jsw=6.0000e-13 \ cj=8.4000e-04 cjsw=2.5000e-10 \ fc=0.0000e+00 fcsw=0.000e+00 \ mj=3.4000e-01 mjsw=2.3000e-01 \ pb=6.9000e-01 pbsw=6.9000e-01 xti=2.0260e+00 ends modn cmos53.scs ;[A/sqrt(Hz)] in=sqrt(8/3*1.36e-23*300*(OP("/MP34 ","gm")*81)*1.69) plot(expr(x in logRg(10 1e11 1))) ; Out_fn plot(expr(x 9.7e-8*sqrt((OP("/MP34 ","id")*81)**1.461/x**1) logRg(10 1e5 1))) plot(expr(x 9.7e-8*sqrt((OP("/MP34 ","id")*81)**1.461/x**0.7) logRg(10 1e6 1)))

12 12E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Radeka, De Geronimo NSS2010 ef=1, temp=-200°C[** PA1-noise **] MP34=33% Device Param Noise Contribution % Of Total /I118/I0/I24/MP34 id 1.34281e-05 *81 0.41*81=33% /I118/I0/MN5 id 9.3545e-05 19.89 /I118/I0/MP36 id 5.07753e-05 5.86 /I118/I0/MN5 fn 4.66326e-05 4.94... ef=0.7, temp=-200°C[** PA1-noise **] Device Param Noise Contribution % Of Total /I118/I0/MN5 fn 0.000360696 63.15 /I118/I0/I24/MP34 id 1.34281e-05 *81 0.09*81=7.2% /I118/I0/MN5 id 9.3545e-05 4.25 /I118/I0/I26/MN4 fn 8.61749e-05 3.60... MN5 MN4 Biasing transistors 4*90µ/3µ MP34 Input transistor 81*200µ/0.35µ

13 13E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Ccl Amélioration du bruit en 1/f –Sortir les Vias en externe… –Sortir une partie de la résistance (pas tout, sinon détection d’enveloppe) –Augmenter W*L à W/L constant. –Réduire le courant du transistor d’entré Pas de gain boost Pas de slow control Une voie différentielle

14 14E. BECHETOILLE– VLSI FPGA IAO/CAO @ IPNL – 5-7 Juin 2012 Skill corner C35->H18