1 17/06/2011 FATALICs : circuits de lecture pour l’électronique front end du TileCal de s-Atlas en IBM 130 nm Journée.

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1 nicolas.pillet@clermont.in2p3.fr 1 17/06/2011 FATALICs : circuits de lecture pour l’électronique front end du TileCal de s-Atlas en IBM 130 nm Journée VLSI 2012

2 Sommaire nicolas.pillet@clermont.in2p3.fr 2 17/06/2011 Contexte de développement Les circuits FATALIC Building blocks Résultats de tests Conclusion et perspective

3 Le calorimètre à tuile d’ATLAS nicolas.pillet@clermont.in2p3.fr 3 17/06/2011

4 Specifications de l’électronique front end nicolas.pillet@clermont.in2p3.fr 4 17/06/2011 Gamme dynamique totale importante : signaux de PM entre 24 fC (1,25 µA) et 1200 pC (62,5 mA) Linéarité visée de ~1 ‰ sur toute la gamme dynamique (l’expérience requiert 2 % pour toute la chaine) Mise en forme du signal via un étage de shaper Fonction intégrateur pour la calibration Numérisation du signal sur 10 bits Technologie IBM 130 nm

5 La solution FATALIC nicolas.pillet@clermont.in2p3.fr 5 17/06/2011

6 ASICs soumis nicolas.pillet@clermont.in2p3.fr 6 17/06/2011 FATALIC1 (juin ‘10) : Convoyeur de Courant integrant 3 gains FATALIC2 (décembre ‘10) : Injecteur + Convoyeur de courant + amplificateur pour l’étage de shaping FATALIC3 (novembre ‘11) : Injecteur + Convoyeur de courant + amplificateur pour l’étage de shaping + capacité et résistance pour le shaping ( 40 ns de peeking time)

7 Building Block (1) nicolas.pillet@clermont.in2p3.fr 7 17/06/2011 Convoyeur de courant  Un étage d’entrée de type super grille commune : très faible impédance d’entrée  Double recopie de courant pour sortir en différentiel  Un étage miroir afin de supprimer le mode commun

8 Building Block (2) nicolas.pillet@clermont.in2p3.fr 8 17/06/2011 Amplificateur différentiel sans compensation de mode commun Etage d’entrée autopolarisé Etage intermédiaire permettant d’attaquer les transistors P du dernier étage Etage de sortie rail to rail

9 Building Block (3) nicolas.pillet@clermont.in2p3.fr 9 17/06/2011 Amplificateur différentiel sans compensation de mode commun Gain en boucle ouverte : 4 400 Marge de phase : 48° Produit gain bande : 260 MHz Capable de fournir 1 V rms sur 40 pF Bruit : 60 µV rms Consommation 6,8 mW

10 Résultat de simulation nicolas.pillet@clermont.in2p3.fr 10 17/06/2011 Erreur de linéarité pour les plus petits signaux Erreur max. 500µ V (pour 1 V), (100 µV peut être atteint avec une mise en forme plus lente.) Erreur en µV Charge en C

11 Résultat de simulation nicolas.pillet@clermont.in2p3.fr 11 17/06/2011 Erreur de linéarité pour les signaux intermédiaires Erreur maximum de 600 µV Erreur en µV Charge en C

12 Résultat de simulation nicolas.pillet@clermont.in2p3.fr 12 17/06/2011 Erreur de linéarité pour les plus grands signaux Erreur maximum de 6 mV Charge en C Erreur en µV

13 Caractérisation FATALIC3 nicolas.pillet@clermont.in2p3.fr 13 17/06/2011 FATALC 1 et 2 : problème d’offset FATALIC 2 : problème d’oscillation  FATALIC 3 : correction du layout afin de minimiser l’offset Intégration des condensateurs et des résistances pour supprimer les oscillations

14 Caractérisation FATALIC3 (suite) nicolas.pillet@clermont.in2p3.fr 14 17/06/2011 Erreur de linéarité comprise entre -0,4 % et 0,5 %, sauf pour les signaux les plus fort ou elle monte jusqu’à 3% L’erreur mesurée est au dessus de l’erreur simulée, il est probable que la différence provienne de la linéarité des signaux d’entrée associé à l’injecteur. Gain 64Gain 8Gain 1

15 Conclusions et perspectives nicolas.pillet@clermont.in2p3.fr 15 17/06/2011 Les circuits FATALIC1 et 2 ont permis de valider la chaine de lecture proposée Une amélioration des conditions de caractérisation est en cours de développement, elle devrait permettre d’améliorer la linéarité mesurée Des tests sur un ladder sont prévus au CERN cet été Le développement se concentre à présent sur le bloc suivant : un CAN 12 bits @ 40 Me/s, soumission prévue pour le 6 aout