Système d’acquisition et mise au point d’un ensemble de mesureurs de position de faisceau Stage de deuxième année de diplôme d’ingénieur (Diplôme d’Ingénieur.

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1 Système d’acquisition et mise au point d’un ensemble de mesureurs de position de faisceau
Stage de deuxième année de diplôme d’ingénieur (Diplôme d’Ingénieur en Informatique et Communication à Rennes 1) GRISELLE Jocelyn

2 Plan Présentation Acquisition de données
Tests de l’électronique (prototype) Abaissement numérique de fréquence Conclusions

3 Projet XFEL European X-ray free electron laser Source de rayon X
Faisceaux d’électrons à 14 GeV 3.4 km à Hambourg 2014, plus grand accélérateur linéaire supraconducteur jamais conçu 14 GeV ok

4 Moniteur de position de faisceau (Beam Position Monitor)
Diagnostic et analyse du faisceau Information sur la position et l’intensité du faisceau Transmission de la somme et de la différence des signaux vers l’électronique du traitement du signal grâce à 4 antennes L’amplitude des signaux « différences » est proportionnelle à l’intensité et à la position du faisceau. L’amplitude du signal « somme » est proportionnelle à l’intensité du faisceau. Les signaux « différences » sont filtrés, une démodulation par quadrature (IQ) est effectuée puis l’acquisition des signaux se fait par les ADC

5 Signaux en quadrature (IQ)
Le signal entrant sur le démodulateur est de la forme : S(t) = A.cos(2π.fo.t+φ) = I.cos(2π.fo.t) – Q.sin(2π.fo.t) avec I = A.cos(φ) et Q = A.sin(φ) A la sortie du démodulateur, on veut I et Q Tout d’abord signal est multiplié par une porteuse de même fréquence fo : Lo(t) = cos(2π.fo.t) S(t).cos(2π.fo.t) = (1/2)[ I + I.cos(4π.fo.t)+ Q.sin(4π.fo.t) ] Ensuite en filtrant par un filtre passe bas, on peut récupérer simplement I. De la même manière, si on multiplie par une porteuse Lo(t) = cos(2π.fo.t + pi/2), alors on peut retrouver Q. A partir des signaux I et Q, on peut reconstituer l’amplitude et la phase du signal. Grace aux équations suivantes : φ = arctan(Q/I) et A = I.cos(φ) + Q.sin(φ) supprimé par le filtre passe-bas

6 But du stage Développer un système d’acquisition de l’électronique du BPM Acquisition des données Traitement du signal (DDC + traitement de données) 2eme électronique du BPM « RF electronics » châssis Entrées Dx, Dy, SUM Sorties Iy, Qy Ix, Qx, SUM

7 Acquisition des données
Carte d’acquisition Programmes d’acquisition Tests de la carte

8 Carte d’acquisition Conejo
Innovative Integration DSP C6711 de Texas Instruments 4 ADC (convertisseur analogique-numérique) jusqu’à 10MHz sur 14 bits 4 DACs (convertisseur numérique-analogique) jusqu’à 50MHz sur 16 bits Connexion au PC : bus PCI (Peripheral Component Interconnect) 33MHz sur 64 bits Connexion par le JTAG (émulateur) et Code Composer Studio

9 Programmes d’acquisition
2eme programme : Caractéristiques d’acquisitions supplémentaires : Nombre de canaux et base de temps (trigger) Gain et offset (non fonctionnels) Programmation C++ BinView 1er programme : Caractéristiques de l’acquisition : Fréquence d’échantillonnage Nombre d’évènements Source d’horloge Problème d’atténuation de 12dB

10 Test de la carte d’acquisition (1)
Mesures sur un générateur directement branché sur les ADCs 20 mesures consécutives du maximum de la sinusoïde : À 10kHz : écart type de 0.091mV A 200kHz : écart type de 0.382mV sans pulse A 200kHz : écart type de 2.21mV avec pulse Amplitude du générateur : 550mV Amplitude de 140 mV sur BinView 20*log(0,550/0,140) = Atténuation de 12dB environ

11 Test de la carte d’acquisition (2)
Programme ADC puis DAC pour reproduire le signal en entrée En entrée : 400mV En sortie : 100mV Atténuation de 12dB Seuls les ADCs ont une atténuation

12 Tests du moniteur

13 Banc de test Signal RF : Signal LO : Pulsation : En sortie :
7.0 dBm 1.255 GHz pour l’entrée SUM ou GHz pour les entrées Dx et Dy pulsé Signal LO : 1.21Vpp 9.028 MHz Pulsation : Durée de 100 ns Répétition toutes les ms En sortie : I et Q < 0.2 Vpp à 200 kHz SUM <1.3 V Générateur de pulse Générateur LO Générateur RF Châssis

14 Traitements sous MathCad (1)
Importation des fichiers d’acquisition Réglage de l’offset et de l’atténuation causés par l’acquisition Affichage des signaux acquis

15 Traitements sous MathCad (2)
Calcul de l’amplitude Calcul des maximas Calcul de l’écart type et de la moyenne

16 ACQUISITIONS DU CHÂSSIS DANS UNE ENCEINTE THERMIQUE
Perte de tension à 15 et 20°C à vérifier

17 Acquisitions sur la durée
Température ambiante Différence de niveau entre les voies X et Y Déplacement Une valeur hors spécifications

18 Abaissement numérique de fréquence (DDC)

19 Principe de la DDC Mécanique des moniteurs : la fréquence des moniteurs peut varier de quelques MHz DDC permet d’abaisser la fréquence des signaux à acquérir => signal DC Numériquement Moins couteux Moins difficile à mettre en place Uniquement de la programmation Génération de sinus Sinusoïde porteuse fo Signal RF fo Multiplication Fréquence fo-fo et fo+fo Filtre FIR passe-bas Filtre à réponse impulsionnelle finie Eliminer les harmoniques Fréquence fo-fo En sortie signal DC

20 Réalisation de la DDC avec VHDL (1)
Génération Sinus Calculs des valeurs du Sinus sous Mathcad Valeurs du sinus stockées dans la ROM (read only memory) Lecture par un compteur 50 éléments dans la ROM, horloge d’entrée de 1GHz => fréquence du sinus de 20MHz Sinus porteur Génération pulse Horloge clk_pulse Signaux d’entrée Multiplication Résultats Sinus * porteuse Cosinus * porteuse Sinusoïde porteuse Cosinus pulsé Sinus pulsé

21 Réalisation de la DDC avec VHDL (2)
Filtre FIR passe-bas Réponse à une impulsion : on retrouve les coefficients du filtre Signaux I et Q filtrés Calcul des coefficients sous MathLab Non-synthétisable Coregenerator Q filtré I filtré

22 Réalisation de la DDC avec CoreGenerator
Visualisation sous ModelSim

23 Conclusions Carte d’acquisition Test de l’électronique
Pertes de 12 dB avec le premier programme Gain et offset non fonctionnels avec le deuxième programme Test de l’électronique Une valeur de déplacement hors spécifications, due au générateur de pulse? Synchronisation externe Abaissement numérique de fréquence (DDC) À tester sur une carte avec FPGA (field programmable gate array)