FLOW pour integration PIN en FAR du CMOS

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1 FLOW pour integration PIN en FAR du CMOS

2 BESOIN Confidential – Property of CEA
CMOS BEOL Environ 20µm P well Si intrinsèque Environ 30µm Si N+ We are using a specific PA cell termed differential helmotz resonnator. Avoir le CMOS et la diode PIN monolithique épaisseur totale 50µm CMOS environ 20µm (P well dans le Si + BEOL) collé sur Si intrinsèque dopé N+ en surface arrière environ 30µm Confidential – Property of CEA

3 ARCHItecture du flow Confidential – Property of CEA
Environ 20µm B3’ F2’ Environ 30µm B2 We are using a specific PA cell termed differential helmotz resonnator. Pour faire le collage le plus critique = F2’-B3’ les plaques 2 et 3 seront collées temporairement par direct bonding sur des poignées Si Faut-il du metal sur la face B2 (la couche bleue = zone dopée N+) Si oui : lequel et full-sheet ou patterné ? Flow ci après sans métal sur B2 (commentaire en bleu = possibilité d’intégration du metal/N+) Confidential – Property of CEA

4 Plaque CMOS BESOI ! Confidential – Property of CEA
Input = plaque CMOS 200mm = plaque 3 Dépot SiO2 + CMP face avant = F3 Input poignée temporaire Si 550µm = plaque 4 Oxydée / barrière intègre Bonding B4 sur F3 SiO2/SiO2 recuit <=400°C Grinding CMOS face B3 + CMP => épaisseur totale = 570µm (CMOS = 20µm) F4 Si 550µm B4 F3 CMOS BEOL + FEOL 20µm B3’ Confidential – Property of CEA

5 Plaque intrinseque BESOI !
Input = plaque Si intrinsèque 200mm = plaque 2 Dopage face polie B2 + recuit activation : N+ sur face B2 (nettoyage + Dépot métal + patterning + recuit alloy optimisé + dépot SiO2?) Input poignée temporaire Si 550µm = plaque 1 Oxydation thermique plaque 1 Bonding B2 sur F1 SiO2/Si recuit HT (SiO2 – SiO2 recuit BT si métal) Grinding face F2 + CMP => épaisseur totale = 580µm (intrinsèque dopé N+ en surface = 30µm) F2’ Si intrinsèque / N+ / box B2 Si 550µm F1 B1 Confidential – Property of CEA

6 Collage covalent froid
Bonding Si-Si F2’ – B3’ à froid et électriquement actif (à valider) Recuit à froid Pas d’alignement si pas de pattern sur plaque Si intrinsèque F4 Si 550µm B4 F3 F2’ B3’ CMOS BEOL + FEOL 20µm Si intrinsèque 30µm N+ / box B2 Si 550µm F1 B1 Confidential – Property of CEA

7 Démontage poignée CMOS + passivation CMOS
Grinding plaque 4 + gravure WET Si arrêt / SiO2 thermique (F3) Photo+gravure+stripping ouverture passivation (oxide thermique + de collage au-dessus des plots) Alignement sur marques du CMOS Ouverture au-dessus des plots du CMOS F3 F2’ B3’ CMOS BEOL + FEOL 20µm Si intrinsèque 30µm N+ / box B2 Si 550µm F1 B1 Confidential – Property of CEA

8 Démontage poignée Si intrinsèque
Collage temporaire polymère / poignée verre ou Si Grinding Si + WET Si arrêt / box Désox verre ou Si 500µm F3 F2’ B3’ CMOS BEOL + FEOL 20µm Si intrinsèque 30µm N+ en B2 B2 Si l’on fait le métal FAR en final le budget thermique est limité par la colle => qualité du contact métal/N+ moins bonne… Confidential – Property of CEA

9 Debonding polymere Confidential – Property of CEA Taping
Débonding + nettoyage colle temporaire Livraison sur tape F3 F2’ B3’ CMOS BEOL + FEOL 20µm Si intrinsèque 30µm N+ en B2 B2 Confidential – Property of CEA