Vérification de l'architecture abstraite

Présentation au sujet: "Vérification de l'architecture abstraite"— Transcription de la présentation:

1 Vérification de l'architecture abstraite
VALMEM Vérification de l'architecture abstraite de la mémoire SP-SMALL (3x2 bits) A. BARA, E. ENCRENAZ LIP6

2 Analyse de l'architecture (1/6) SP-SMALL (3x2 bits)
Architecture complète abstraite automatiquement par LIP6 dans le projet VALMEM 3 mots de 2 bits 62 affectations concurentes + 30 processus séquentiels 8 signaux non connectés Délais de portes (Implémentation): fichiers de timings associés aux portes et aux latchs du cicruits (donnés par Dominique, Patricia & Pirouz). Extraire les intervalles des délais de propagation des fronts des signaux de sorties des portes et latchs du circuit. Réduction des délais par Algo 1 et 2 + les nouveaux délais associés aux signaux b0, b1, b_0 & b_1 (voir [2] et [3]).

3 Analyse de l'architecture (2/6) SP-SMALL (3x2 bits)
Environnement de test : ck : thi 36 tlo 74; d_0 : 112 up; wen : 62 up, 172 dn; a_0 : 162 up;

4 Analyse de l'architecture (3/6) SP-SMALL (3x2 bits)
Traduction (avec l'outil VHDL2TA [1]): 18051 lignes de code description UPPAAL. 92 automates (portes & latchs) + 24 automates (Gardes des process) + 1 automate Env. 93 horloges + (92+24) var + 92x4 délais. Pour UPPAAL, les délais sont instanciés aux bornes des intervalles calculés précédemment. Temps de traduction VHDL + temps ⇾ TA : 60 sec.

5 Analyse de l'architecture (4/6) SP-SMALL (3x2 bits)
Analyse de la description obtenue (avec l'outil UPPAAL [4]) : La propriété tCK->Q est évaluée en < 10 mn. temps de réponse global tCK->Q > taaw = 276. L'intervalle [270,278] du temps de réponse est dû aux délais des signaux : en instanciant les délais des fronts descendants de ces trois derniers signaux : b_0 : [17,19] - , [1,37] + ; v_18_e_i47_out_n_drive_h : [4,5] - , [8,12] + ; v_18_e_i47_out_p_drive_l : [4,10] - , [7,9] + ; tCK->Q = 50 + d0(b_0)-17 + max (d0(..n_drive_h)-4, d0(..p_drive_l)-4). t.q d0(b_0) in [17,19],

6 Analyse de l'architecture (5/6) SP-SMALL (3x2 bits)
Analyse de la description obtenue (avec l'outil UPPAAL [4]) : Elimination des transitions multiples (Nouveau). temps de réponse global tCK->Q ∈ [51,57]. v_18_e_i47_out_n_drive_h : [4,5] - , [8,12] + ; v_18_e_i47_out_p_drive_l : [4,10] - , [7,9] + ; v_18_e_i47_out_n_drive_h : [5,5] - , [8,9] + ; v_18_e_i47_out_p_drive_l : [4,9] - , [7,9] + ;

7 Analyse de l'architecture (6/6) SP-SMALL (3x2 bits)
Réduction des temps setup des signaux d_0, a_0 & wen : Avec le temps de setup du signal d_0, soit t_setup_d_0 = 108 : On peut réduire t_setup_d_0 de x = 27 u.t sans faire bouger v_18_e_clk_local_l avant les deux signaux v_18_e_data_l_int et v_18_e_data_delay_h_inv. d_0 : v ∈ {108,...,81} a_0 : v ∈ {58,...,33} wen : v ∈ {48,...,32} t_setup_d_0 ne doit pas < 95 v_18_e_clk_local_l bouge à t = 237 indépendamment du temps de t_setup_d_0 v_18_e_data_l_int bouge à t = 208 v_18_e_data_delay_h_inv bouge à t ∈ [208,209] but: Max(x) s.c 209 + x < 237. 108 - x >= 81.

8 Bibliographie [1]. A. Bara, E. Encrenaz & P. Bazargan-Sabet. VHDL2TA : outil de traduction des circuits numériques décrits en VHDL en réseaux d'automates temporisés cachan.fr/~encrenaz/valmem/vhdl2hytech/index.html. [2]. A. Bara. Vérification avec Uppaal de circuits décrits en VHDL avec délais, présentation VALMEM, Mai 2010. [3]. A. Bara. Vérification avec Uppaal de l'architecture abstraite de la mémoire SP- SMALL (3x2 bits), présentation VALMEM, Juin 2010. [4]. K. Larsen, P. Pettersson, and W. Yi. UPPAAL in a Nutshell. International Journal on Software Tools for Technology Transfer, 1:134–152, 1997.

9 Merci pour votre attention