Développement et test de l’ASPIC

Présentation au sujet: "Développement et test de l’ASPIC"— Transcription de la présentation:

1 Développement et test de l’ASPIC
Claire Juramy Réunion du vendredi – 19/02/2016

2 Lecture des CCD dans LSST
~3000 canaux, 16 voies/CCD, empreinte 4 cm 8 canaux / circuit, boîtier QFN100 (12 mm) ASPIC : Analog Signal Processing Integrated Circuit Version 1 à 4 (version de production pour LSST) Cahier des charges Développement et tests Un exemple : le crosstalk Tests de production Intégration sur les cartes LSST

3 Cahier des charges de l’ASPIC
Operates at a temperature of 233K (can operate at 173K) 250kHz to 550kHz Noise: maximum 13.2µV rms at 550kpixels/s (2.3 eˉ) Full well nominal value: 1V Maximum crosstalk between channels: 550kHz Non-linearity < 2%, defined as [(measured-expected)/expected] between 10ke- and 90ke- (goal 0.3%) Differential output Output load 50pF // 1kΩ on each polarity Power supply 5V with an input voltage reference of 2.5V, 3.3V for digital part. Power dissipation ≤ 30mW / channel

4 Fonctionnement de l’ASPIC
Signal sortant du CCD -> signal envoyé à la numérisation : Gain programmable Signal différentiel Soustraction du bruit de remise à zéro du CCD par double intégration (RC programmable) Ramp Down Ramp Up

5 Banc de test Support amovible pour les puces (socket)
Simule le CCD avec un générateur de pulses FPGA pour générer les séquences et acquérir les données Séquence de test automatisée (LabView) Tests en enceinte climatique

6 ASPIC2 Validé jusqu’à -100C, bonne performance en bruit, linéarité
Gain G1 = (Cp+Cf)/Cf Problème : capacité parasite des interrupteurs ouverts 2.5 -> 4, 5 -> 6, 7.5 -> 8, 13 -> 13

7 Crosstalk de l’ASPIC2 Injection de signal sur 1 canal, tous les autres ont leur entrée forcée à la masse (relais) Soustraction : moyenne avec signal - moyenne sans signal, ramenée au signal Crosstalk induit par des variations de la tension d’alimentation

8 Conception de l’ASPIC3 Modification de la position des interrupteurs
Meilleure distribution des alimentations (Vdd) Modes de diagnostic : AF1, TM Les gains (plus faibles, sur 4 bits) sont comme prévus par la simulation : 1.6, 1.9, …, 6.6 Problème sur les valeurs RC (bug du logiciel de conception)

9 Crosstalk de l’ASPIC3 Sur socket :

10 Crosstalk de l’ASPIC3 Soudé sur carte: Supérieur d’un facteur 4 !
Fortement non-linéaire, sature source

11 Scan en mode TM Signal de 5µs sur une période de 10µs : soudé vs socket Crosstalk plus rapide sur la carte soudée

12 Origine du crosstalk dans l’ASPIC3
Les interrupteurs sont formés par une paire de transistors. L’un des deux transistors a Vdd (numérique) sur son substrat. Injecter un signal fait augmenter la consommation et baisser Vdd, se répercute directement sur l’entrée du premier étage (vu en simulation). ASPIC3 : modification de la position des interrupteurs et meilleure distribution de Vdd à tous les canaux. Effet suit Vdd, uniforme sur tous les canaux, disparaît en AF1

13 Conception et test de l’ASPIC4
Séparation de Vdd numérique et analogique pour supprimer ce crosstalk Correction du bug sur RC Essai de correction de la dynamique Crosstalk diminué d’un ordre de grandeur Résidu de l’effet Vdd + un autre effet Effet de mémoire sur le pixel suivant…

14 Encapsulation des ASIC
Problème avec certains ASPIC3 sur les cartes LSST Encapsulation des ASPIC4 en France Production ASPIC : Promex, QuikPak

15 Tests de production Encapsulation : procédures de test (NASA)
‘Screening’ sur toutes les puces : pousser les puces avec des défauts à casser par des cycles +100C / -20C ‘Reflow test’ : porter trois fois de suite à température de soudure un échantillon des puces Pour l’instant, pas de casse induite par ces tests Validation des puces : Test automatisé des fonctions de base Analyse en ligne, arrêt si échec Archivage dans la base de données LSST

16 Raft Electronics Board
3 CCD LSST, 48 canaux, 6 ASPIC Tensions et horloges 1 FPGA : séquences, acquisition, monitoring Version 1 à 3, 4 imminente 10.5 cm

17 Mode transparent : REB avec un CCD
Period of pixel read sequence CCD post-reset level CCD reset gate ON CCD reset gate ON ASPIC clamp ASPIC clamp

18 Du mode transparent à l’intégration
Period of pixel read sequence CCD reset gate ON CCD reset gate ON CCD signal level ASPIC output level CCD post-reset level ASPIC Integrator Reset ASPIC Ramp Down ASPIC Ramp Up ASPIC clamp

19 Participation aux tests de la REB
3 CCD avec une REB2 Lecture des CCD ITL (STA) à vitesse LSST

20 Perspectives pour les ASPIC
Production des 1600 puces Choix de l’encapsulation Tests accélérés Automatisation du banc de test Intégration dans les cartes LSST Fonctions de diagnostic Optimisation des séquences d’acquisition Effets fins : variations du gain avec la température, crosstalk, mémoire, linéarité à petits flux Autres projets