Participation à BB130 PLL, High Frequency Link, 11-bit SAR ADC

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1 Participation à BB130 PLL, High Frequency Link, 11-bit SAR ADC
Ludovic Raux, Damien Thienpont Mardi 15 mai 2018 Clermont-Ferrand

2 Contribution OMEGA à BB130
Un prototype de PLL: 40 – 320 MHz  1,28 GHz Transceiver et Receiver CLPS (CERN Low Power Signalling) Déjà soumis et utilisés dans nos circuits pour CMS HGCAL 4 + 1 SAR ADCs (OMEGA + LPSC)  Deux circuits en un Circuits soumis en décembre 2017, reçu mi mars 2018, carte de test en fabrication 2,6 x 1,7 mm² Journées VLSI - Clermont-Ferrand

3 Journées VLSI - Clermont-Ferrand
PLL Fournir des horloges internes en phase et à plus haute fréquence Fréquence d’entrée: typiquement 40 MHz, (mais aussi 320 MHz, fréquence d’horloge fournie par le LpGBT) Fréquence du VCO: typiquement 1,28 GHz Toutes les fréquences intermédiaires (divisées par deux) disponibles Réduction du jitter de l’horloge externe  Architecture de PLL avec beaucoup de paramètres réglables Basée sur la PLL de HR3 soumise en 2012 (AMS 0.35) Journées VLSI - Clermont-Ferrand

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PLL Beaucoup de paramètres d’ajustement La pompe de charge: courant réglable sur 5 bits, bande-passante sur 5 bits Filtre passe bas R de 500 à 7500 Ω C: 100 pF ou 200 pF Gain VCO: 1 bit Diviseur: 2, 4, 8, 16, 32 Bit ON/OFF Testabilité Toutes les horloges peuvent être sorties La tension d’entrée du VCO peut être contrôlée/observée de l’extérieur Toutes les sous parties ont été mises sur du deep N-Well séparés par du substrat haute résistivité Consommation: 5,3 mW (1,2 V) Dimension: 320x710 µm² Journées VLSI - Clermont-Ferrand

5 Détecteur de phase et Pompe de Charge
PFD: détecte la différence de phase entre les horloges d’entrée et de sortie de la PLL fournit deux signaux de commande: UP et DOWN minimiser l’erreur de phase, jitter CP: contrôle le courant dans le filtre passe-bas minimiser la différence des courants UP and DOWN Le courant est ajustable sur 6 bits F. Xiangning, L. Bin, Y. Likai and W. Yujie, "CMOS Phase Frequency Detector and Charge Pump for Wireless Sensor Networks," 2012 IEEE MTT-S International Microwave Workshop Series on Millimeter Wave Wireless Technology and Applications, Nanjing, 2012, pp. 1-4. Journées VLSI - Clermont-Ferrand

6 VCO: “Voltage Controlled Oscillator”
Basé sur HR3 (2012) V2I: convertit la tension de commande en courant de bias Replica biasing: controle de lias des inverseurs du VCO 3 inverseurs en cascade Ampli de sortie fournit des signaux numériques Journées VLSI - Clermont-Ferrand

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VCO Journées VLSI - Clermont-Ferrand

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Diviseur High Speed CML Prescaler: /4, high speed low jitter dynamic FF Divider /8: FlipFlop from HVT standard cell library Low power Duty Cycle: 50% +/- 1 All intermediate clocks available Journées VLSI - Clermont-Ferrand

9 Lock et jitter (fréquence d’entrée à 40 MHz)
40MHz input Clpf = 110pF, Rlpf=2500, ICP=10uA Lock time: 3us(T), 5us(S), 4us(F) PERIOD_JITTER w/o noise VCO Clk: 0,6 ps(T); 0,7 ps(S); 0,6 ps(F) Fb. Clk: 0,2 ps(T); 4 ps(S); 0,6 ps(F) PERIOD_JITTER w/ noise Input Clock: 97 ps VCO clock: 2 ps Fb. Clock: 2,8 ps  Cleaner 97 % Journées VLSI - Clermont-Ferrand

10 Tx et Rx: Specifications
See Paulo Moreira’s presentation at Ecole Micro Benodet Compatible with CERN protocol Rad hard by design Current strength : 0,5 to 4 mA Pre-emphasis strength: 0,5 to 4 mA; Pre-emphasis pulse width Nominal: 120ps, 250ps, 380ps Slow corner: 170ps, 350ps, 520ps Fast corner: 100ps, 190ps, 280ps Simulations Current strength = 2,5mA, PE strenght = 2 mA, PW = 3 (max) 1,28 GHz, Cl=5pF VCM = 570mV(T), 515mV(S), 645mV(F) Ampl Tx = 262mV(T), 170mV(S), 330mV(F) DutyCycle Rx = 50 <+/-2,5% Latency = 220ps(T), 400ps(S), 80ps(F) 30 x 115 μm² 100 x 280 μm² Journées VLSI - Clermont-Ferrand

11 Pseudo Random data in HGCROC @ 1,28 GBPS
Amplitude noise Rise/fall time (~ 780 ps) Interference symbol no line coding as 8b/10b Jitter ICP=15 Without pre-emphasis. Journées VLSI - Clermont-Ferrand

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SAR ADC 11 bits 40M sampling, asynchronous, important spec: bonne DNL, 2 ou 3 versions de capa array Journées VLSI - Clermont-Ferrand

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SAR ADC 11 bits 11-bit ADC SAR (MSB signal + 10 successive comparisons) 40 MSamples/second Design of 11-bit SAR ADC Differential input signal Based on a capacitive DAC architecture (« 614 » :Split 6b/4b DAC) Based on a asynchronous SAR logic and tunable settling delay Power consumption (~50% capa array;~50% digital) 4 ADC SAR architectures in BB130 (asynchronous/synchronous, 2 DAC layout) Journées VLSI - Clermont-Ferrand

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SAR ADC 11 bits Journées VLSI - Clermont-Ferrand

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SAR ADC 11 bits Journées VLSI - Clermont-Ferrand

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SAR ADC in HGCROC-V1 ~2 mVdiff/ADCU Pedestal 4,5 ADCU rms x4 bruit mesuré au scope  Encore trop bruyant (référence de tension, couplage numérique, probable mauvaises alim)  Devrait être plus facile d’étudier l’ADC seul dans BB130: pas de numérique, référence de tension fixée de l’extérieure Journées VLSI - Clermont-Ferrand

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Conclusion Circuits reçus mi mars Cartes de test en fabrication Prototypes de circuits ADC: intégration des références de tensions PLL: trop de paramètres de réglage (?), Détecteur de phase Transceiver: amélioration du Pre-Emphasis, Rise/Fall time Datasheet à écrire… Journées VLSI - Clermont-Ferrand