LIRMM, MONTPELLIER, FRANCE FTFC 2003 Définition d’une métrique d’insertion de buffers X. Michel, A. Verle N. Azémard, P. Maurine, D. Auvergne Paris, France.

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1 LIRMM, MONTPELLIER, FRANCE FTFC 2003 Définition d’une métrique d’insertion de buffers X. Michel, A. Verle N. Azémard, P. Maurine, D. Auvergne Paris, France 15-16 Mai 2003

2 OBJECTIFS  Définition d’une métrique orientée conception pour l’optimisation  Choix entre  Quelle est la méthode la plus efficace ? Quand appliquer une de ces alternatives ? Dimensionnement des transistors Insertion 1 inverseur + transformation logique Insertion 2 inverseurs

3 Description niveau porte (SPICE netlist) Extraction capacités (CADENCE) Layout (CADENCE) POPS (LIRMM) : Performance Optimization by Path Selection Optimisation de performance - Vitesse - Puissance - Compromis vitesse/puissance ENVIRONNEMENT Algorithme de recherche de chemins IT Sensibilisation statique

4 Evolution des performances en vitesse des chemins d’un circuit Délai Gain en Vitesse Gain en Surface Chemins longs Chemins courts Nbre de chemins Circuit Standard EVOLUTION DES PERFORMANCES Contrainte en délai MINIMUM Circuit Idéal

5  Respect d’une contrainte  Modèle de délai  Conditions d’insertion de buffers  Validations  Applications PLAN  Conclusion

6 Période d’horloge imposée par les flip flop Contrainte sur entrée et sortie des blocks combinatoires DFF Circuit combinatoire horloge RESPECT D’UNE CONTRAINTE

7  Dimensionnement des transistors  Insertion de buffer Simulation du circuit (HSPICE) Outils d’analyse de chemins critiques (Synopsys, Magma) Transformation logique Arbres de buffers Différentes alternatives RESPECT D’UNE CONTRAINTE

8  Solutions Dimensionnement : coûteux en surface Alternatives de bufferisation : efficace pour des charges importantes Différentes alternatives  Efficace pour accélérer des chemins Sensibilité des portes au dimensionnement et aux alternatives de bufferisation Etude du Fanout RESPECT D’UNE CONTRAINTE

9 P N CLCL ININ T HLs CL : capacité de sortie CM : capacité de couplage Tstep : réponse indicielle MODELE DE DELAI

10 Portes 0.25  m Facteur de réduction Inverseur k=1 Nand2 k=1 Nand3 k=1 Nor2 k=1 Nor3 k=1 S HL 2.3 2.05 2.3 1 4.3 1 6.3 1 1.73 1.53 1.5 2 1.55 S LH 2.3 k : facteur de configuration MODELE DE DELAI Inverseur k=2 Inverseur k=3

11 Choix d’une méthode d’optimisation ii-1 i Dimensionnement local ou insertion de buffers CONDITIONS D’INSERTION DE BUFFERS

12 Bufferisation si Insertion 1 INV si Définition d’une métrique CL i i i I II III Dimensionnement si CONDITIONS D’INSERTION DE BUFFERS

13 Sensibilité d’une porte à son fanout CONDITIONS D’INSERTION DE BUFFERS

14  Dimensionnement porte (i) inchangée  Délai de propagation identiques et minima pour la nouvelle structure  Alternative à surface la plus faible VALIDATIONS

15 OPTIMISATION DU FANOUT P = Cpar Cin k : facteur de configuration

16 Protocole d’accélération Conditions Initiales  Facteur de charge limite d’une porte : F olim. Protocole  Recherche chemin critique  Dimensionnement porte si F o < F olim  Sinon Insertion de buffer VALIDATIONS

17 APPLICATION Avant Insertion de buffer Après Insertion de buffer Contrainte en délai Tc (ns) Surface initiale  W (  m) Délai initial (ns) Surface à Tc (  m) Surface à Tc (  m) C18 3 portes FAPD 8 portes FPD 13 portes 1.33.5 4.2 49 50.4 7.9 34.5 41.1 0.61.5 1.8 8.4 1370.40.8

18 Détermination et définition de métrique pour la sélection d’alternatives d’accélération Evaluation des nœuds critiques Sensibilité d’une porte à sa charge Sélection entre dimensionnement et bufferisation Aucune itération Respect de la contrainte avec coût réduit en surface/puissance CONCLUSION

19 PERSPECTIVES  Intégration de cette métrique dans POPS  Application à des circuits importants  Caractérisation de librairie  Application à la sélection de cellules au niveau mapping