ELE6306 : Test de systèmes électroniques Test intégré et Modèle de faute de délai Etudiante : S. BENCHIKH Professeur : A. Khouas Département de génie électrique.

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1 ELE6306 : Test de systèmes électroniques Test intégré et Modèle de faute de délai Etudiante : S. BENCHIKH Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

2 Plan du projet  Introduction  Problématique:  Description des outils de base  Génération des séquences SIC  Comparaison des test  Conclusion

3 INTRODUCTION

4 EVOLUTION DE LA SURFACE D’INTEGRATION ET DE LA SURFACE DE LA PUCE

5 PROBLEMATIQUE

6 TECHNOLOGIE DES VLSI  Amélioration de la fiabilité des circuits  Diminution de la marge de bruit  Accroissement de la complexité des circuits  Exposition aux erreurs et défaillances

7 DESCRIPTION DES OUTILS DE BASE

8 LE TEST DES CIRCUITS S’IMPOSE

9 VALIDATION DE LA CHAINE DE PRODUCTION  Mesure de la qualité  Mesure de la fiabilité  Augmentation du rendement de la production

10 LE TEST  Test interne  Test externe

11 DFT  Technique AD-Hoc: –Ensemble de règles à respecter en vu de rendre la conception plus testable  Technique structurale: Accès aux nœuds interne du circuit tout en limitant le nombre d’entrées /sorties supplémentaires prévues à cet effet.

12 Pourquoi le BIST et non EAT  Moins rapide que le circuit à tester.  Augmentation des performances temporelles de 12% par rapport à 30% des performances des circuits  Test le circuit avec son horloge interne donc avec sa fréquence nominale  Réduction des données de test à stocker  Réduction du temps de test  Réduction du coût.

13 LE CHOIX DE L’ARCHITECTURE DU TEST  La surface supplémentaire due au test  L’impact sur les performances du circuit  La puissance supplémentaire dissipée  Le temps d’application des vecteurs de test  Le temps nécessaire au développement et à l’intégration du test dans le circuit  La qualité du test.  Taux de couverture élevé

14 Estimation sur les délais en fonction de la génération technologique

15 MODELES DE FAUTE Faute de délais Faute de court circuit Faute de collage

16 Observation de la panne

17 test de délai robuste

18 Test non robust

19 Faute de court-circuit

20 LA GÉNÉRATION:  Vecteurs de test: Controler les fautes à partir des PI Controler les fautes à partir des PI Observer les fautes à partir des PO Observer les fautes à partir des PO  Génération des vecteurs de test Vecteur spécifique faute donnée Vecteur spécifique faute donnée Améliorer la qualité des vecteurs de test Améliorer la qualité des vecteurs de test Réduire le coût du test Réduire le coût du test

21 Génération des vecteurs de test  Génération Manuelle  Génération Exhaustive  Génération Pseudo-aleatoire  Génération Déterministe  Génération mixte.

22 CHOIX DE LA MÉTHODE Nombre d’entrée très important Ajout de surface important Type de faute spécifique Séquence de test importante Génération manuelle Non lieu NonNonOui Génération exhaustive Non lieu NonNonOui Génération pseudo- aléatoire OuiNonNonOui Génération déterministe OuiOuiOuiNon Génération mixte ouiNonOuiNon

23 Analyse des méthodes de test  Taux de couverture des fautes  Longueur de la séquence de test  L’augmentation en surface

24 GÉNÉRATION DE SÉQUENCES SIC

25 Générateur du test intégré  Un générateur pseudo-aléatoire  Utilise un registre à décalage à rétroaction linéaire: LFSR

26 SÉQUENCES MIC et SIC  Multiple input change: produit des vecteurs successifs qui diffèrent de plusieurs bits  Single input change: produit des vecteurs successifs qui diffèrent d’un bit.

27 GÉNÉRATEUR AVEC REGISTRE À DÉCALAGE

28 GENERATEUR RSIC

29 Propriété du LFSR Aléatoire ou RSIC  Génération de toutes le paires de vecteurs possibles  Générateur de vecteurs non corrélés  Génération d’une séquence de longueur maximale

30 Génération de toutes les paires de vecteurs possibles  LFSR de degré k  Séquence de 2k -1 vecteurs  m entrées k = 2m + 1

31 Générateur de vecteurs non corrélés  A chaque cycle d’horloge, le LFSR produit un nouveau vecteur  Les bits générés par le deuxième vecteur sont différent du premier  σ: nombre de décalage dans le registre avant de prélever un nouveau vecteur  σ = m ou m<= σ <=(2k-1-m).

32 Génération d’une séquence de longueur maximale  σ et 2k-1 premiers entre eux, pour générer tous les vecteurs de la séquence.

33 VALIDATION DES TEST

34 Efficacité SIC et MIC

35 Faute de délai et le RSIC

36 Test robuste de délai et le RMIC

37 Différent modèle de fautes

38 Environnement bilbo et l’augmentation en surface

39 Conclusion des tests  L’utilisation de la séquence RSIC lors de la conception ferait augmenter le taux de couverture des fautes du circuit  Mais la longueur des séquences utilisée pour le test des circuits n’est pas négligeable  Ceci engendrerai une augmentation dans le coût si l’estimation est mal faite

40 Conclusion  La génération de vecteurs de test et la vérification automatique sauve beaucoup d’heure de travail et économise pour les concepteurs beaucoup d’argents.  Pour les circuits complexes, l’utilisation d’algorithme générique en combinaison avec des algorithmes déterministes sont recommandés.  Pour les circuits non complexes, la vérification systématique est possible.  Le recours aux algorithmes de compression de donnée et de pad ferrait aussi gagner aux concepteurs beaucoup d’argent et de temps.  Les fautes de délai sont toujours et resterons un problème avec l’accroissement spectaculaire de la complexité des CI