1 Christophe OZIOL / Beng yun KY I NSTITUT DE P HYSIQUE N UCLÉAIRE O RSAY DALTON D IGITIZER FROM ALTO VIA N ARVAL VLSI JUIN 2012.

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1 1 Christophe OZIOL / Beng yun KY I NSTITUT DE P HYSIQUE N UCLÉAIRE O RSAY DALTON D IGITIZER FROM ALTO VIA N ARVAL VLSI JUIN 2012

2 1.LES PREMIERS OBJECTIFS (POURQUOI LA CARTE DALTON ?) 2.LES POSSIBILITES DE LA CARTE 3.LES SYNOPTIQUES 4.LES PREMIERS DEVELOPPEMENTS et TESTS FAITS AVEC DES CARTES D’EVALUATION 2 Sommaire

3 1.Mettre à jour notre système d’acquisition pour l’accélérateur ALTO (suite à l'obsolescence de la carte COMET) 2.Possibilité de lire deux types de détecteurs Germanium et Silicium 3.Gérer au moins 6 voies analogiques par carte (total = 128) 4.Gestion de « Trigger Less » 5.Mesures de temps (la résolution en temps d’un détecteur Germanium est ~10ns) (< 2ns attendu) 6.Avoir un lien Gigabit Ethernet vers NARVAL 7.Filtrage numérique LES PREMIERS OBJECTIFS (POURQUOI LA CARTE DALTON ?) 3

4 1.La gestion des voies analogiques est faite via des cartes mezzanines (  modulaire). - 8 voies analogiques (FADC 14bits 250Ms/s) - Ou autres ( FADC 12bits 1Gs/s, …) connecteur au standard FMC (FPGA Mezzanine Card) 2.Un OS Linux embarqué : - Gb Ethernet - USB 2.0 - PCI-Express 1x (Gen1 250Mo/s) - Possibilité d’embarquer le programme d’acquisition NARVAL  sauvegarde des données directement sur disque dur interne/externe via des connecteurs Sata 2.0 LES POSSIBILITES DE LA CARTE DALTON 4

5 3.Gestion de Trigger : - Trigger Less (cahier des charges initial) - Trigger externe via un lien optique (SFP / carte GTS) ou via une entrée LVTTL sur la carte mezzanine. 4.Synchronisation des horloges (25MHz/100MHz): - En interne - Entre les cartes (LVTTL / GTS Leaf). 5.Chassis rackable 19 pouces 2U LES POSSIBILITES DE LA CARTE DALTON (suite) 500W 3.3v, 5v, 12v 5

6 FPGA VIRTEX-6 XC6VLX130T MARVEL µP 88F6282 USB 2.0 DDR3 1Go Micro SD Flash socket EEPROM SPI 2x SATA 2 NAND Flash Gb Ethernet PCI-E 1 Lane RS232 HPC LPC Gb Ethernet EEPROM Config DDR3 socket 3x SFP optical CLOCK MANAGER PCIe 1x POWER EXT_CLK DEBUG H-DISK SLOW CTRL DAQ I2CI2C GPIO JTAG EXT_CLK TRIGGER MEZZANINE BOARD ROOT ENDPOINT 8 voies analogiques FADC DAC … LINUX NARVAL DALTON – SYNOPTIQUE DE LA CARTE MERE 6 H-DISK

7 UCD9240 POWER MANAGER 12V PTD08A020 DCDC 20A Ajustable PTD08A010 DCDC 10A Ajustable PTD08A020 DCDC 20A Ajustable PTD08A010 DCDC 10A Ajustable  FILTER RSENSE CURRENT SENSE INA333 RSENSE CURRENT SENSE INA333 RSENSE CURRENT SENSE INA333 RSENSE CURRENT SENSE INA333  FILTER  FILTER  FILTER 12V PMBUS PTDBUS 1.0V FPGA Core 2.5V FPGA VCCO & Marvell I/O 2.5V FPGA VCCAUX 1.0V Marvell Core P1V_M88_CS PVAUX_FPGA_CS P2V5_FPGA_CS P1V_FPGA_CS Temperature senses Mux CD74HC4051 FAN 12V Local PTDBUS : ####_PWM ####_SRE ####_FAULT ####_EAP ####_EAN Global PMBUS : PMBUS_ALERT PMBUS_CLK PMBUS_DATA PMBUS_CTRL FAN_TACH TMUX CTRL Temp DALTON – ALIMENTATIONS 7

8 UCD9240 POWER MANAGER 12V UCD7230 DCDC 6A Ajustable PTD08A010 DCDC 10A Ajustable UCD7230 DCDC 6A Ajustable PTD08A020 DCDC 20A Ajustable  FILTER RSENSE CURRENT SENSE INA333 RSENSE CURRENT SENSE INA333  FILTER  FILTER  FILTER 12V PTDBUS 1.03V MGT AVCC 1.2V MGT AVTT 1.5V FPGA 3.3V P3V3_CS P1V5_FPGA_CS MGT_AVTT_CS MGT_AVCC_CS Temperature senses Mux CD74HC4051 Local PTDBUS : ####_PWM ####_SRE ####_FAULT ####_EAP ####_EAN Global PMBUS : PMBUS_ALERT PMBUS_CLK PMBUS_DATA PMBUS_CTRL PMBUS TMUX CTRL Temp DALTON – ALIMENTATIONS 8

9 UCD9240 POWER MANAGER 12V PTD08A010 DCDC 10A Ajustable TL1963 LDO 1.5A UCD7230 DCDC 6A Ajustable  FILTER RSENSE CURRENT SENSE INA333 CURRENT SENSE INA333  FILTER  FILTER 12V PTDBUS 1.1V ARM VDD_CPU_Core 1.8V 5V USB P1V8A_CS P1V1_CORE_CS Temperature senses Mux CD74HC4051 Global PMBUS : PMBUS_ALERT PMBUS_CLK PMBUS_DATA PMBUS_CTRL TMUX CTRL Temp PMBUS NDS331N FPGA DALTON – ALIMENTATIONS 9

10 Xilinx ML605 Virtex-6 OpenRD : ARM Processor Marvel 88F6281 FMC108 : 8 voies, 14 bits ADC 250Ms/s (ADS62P49) DALTON – CARTES DE DEVELOPPEMENT 10

11 SYS_CLK_P SYS_CLK_N CPU_RESET CLKLOCKED DAQ_CLK PCIE_REFCLK_P PCIE_REFCLK_N PCIE_RX_P PCIE_RX_N PCIE_TX_P PCIE_TX_N MEZZANINE BOARD FMC CONTROLER FADC INPUT ALIGNEMENT DIGITAL PULSE PROCESSOR READ-OUT OSCILLO- SCOPIE ENERGY & TIME SEQUEN CER PCIE MANAGER PCIE ENDPOINT INTEGRATED CORE IBUFDS GTXE1 IP PCIEDALTON MANAGER CLOCK_ MANAGER DCM LOCAL PLL CONTROLER SYS MONITOR RESET IDELAYCTRL DPP_READOUT SPI/I2C DALTON – SCHEMA FONCTIONNEL DU FPGA 11

12 12 XILINX – PCI-Express ChipsPCIe Type Virtex-5EndPoint 1x, 4x, 8x Gen1 Virtex-6EndPoint/Root 1x, 4x, 8x Gen1,2 Artix-7EndPoint/Root 1x, 4x Gen1,2 Kintex-7EndPoint/Root 1x, 4x, 8x Gen1,2 Virtex-7EndPoint/Root 1x, 4x, 8x Gen1,2,3 PCIe versionSpeed per lane Gen12.5 GT/s (8b/10b)  250 Mo/s Gen25 GT/s (8b/10b)  500 Mo/s Gen38 GT/s (8b/10b)  800 Mo/s

13 13 … En mode adressage 32bits chaque paquet est composé de : - 3 mots d’entête (3 x 32 bits) - Des données. La longueur maximum des données (max payload) varie selon le chipset qui gère le bus PCIe. 128 octets dans la plupart des cas. - 1 mot de contrôle (optionnel)

14 14 XILINX PCIE ENDPOINT INTEGRATED CORE IBUFDS GTXE1 PCIE_CLK_P PCIE_CLK_N PCIE_RX_P PCIE_RX_N PCIE_TX_P PCIE_TX_N PCIE_CFG CFG BUS FIFO ASYNC PCIE_TX PCIE_REG TRN BUS PCIE_IO PCIE_MANAGER PCIE_TRN PCIE_IRQ PCIE_RX 64bits USER_DOUT USER_VAL USER_ACK USER_REQ REGISTERS USER_CLK DALTON – SCHEMA FONCTIONNEL DU BLOC PCIe 32bits

15 15 32bits COUNTER TEMPON FIFO READ-OUT INTERFACE IP-PCIE LINUX PCIe Gen1Données Utiles 1x~ 170Mo/s 4x~ 450Mo/s 125 MHz Debian, Ubuntu 12.4, Centos 6, Scientific Linux 6 (Gnome, GTK2) CONDITION DE TEST Amélioration possible Le temps acknowledge IRQ + la relance du DMA ≈1.3µs IRQ ACK RESTART DMA

16 SLOW SHAPER MWD CHX_DIN ENERGY TRIGGER TIMING FILTER BASELINE MEAN SUB FLAT TOP MEAN PEAKING TIME DELAY MUX STOP ENERGY_EN Y1 Y2 Y3 Y4 EXT_TRIGGER_IN FAST SHAPER BIPOLAR RC – (CR) 2 THRESHOLD Y5 Y4 Y3 Y2 Y1 Y5 DALTON – DIGITAL PULSE PROCESSOR 16 OSCILLOSCOPIE & ANALOG INSPECTION MODULE SETUP MODULE OSCILLOSCOPIE & ANALOG INSPECTION MODULE

17 17 Conclusion - Le schéma de la carte mère est terminé, le routage est en cours. - Le 1 er prototype attendu vers le mois novembre/décembre 2012. - Planifier le début du schématique de la carte mezzanine.