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Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 Interface série de type I2C Yannick ZOCCARATO (CNRS IN2P3 MICHRAU)

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1 Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 Interface série de type I2C Yannick ZOCCARATO (CNRS IN2P3 MICHRAU)

2 2Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 sommaire oCaractéristiques et protocole de linterface série oRéalisations oSimulations oConclusion

3 3Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 Caractéristiques du Bus série o Uniquement 2 lignes (Data et Clock) + masse (0V, 3.3V). o La ligne «Clock» est unidirectionnelle (maitre vers esclave) o La ligne «Data» est de type collecteur ouvert avec une résistance de pull-up pour permettre une communication bidirectionnelle (sans court circuit). o 1 adresse unique pour chaque «esclave» du bus. o Bus série, 8 bits, bidirectionnel. Clock Data Master Slave 1 Slave 2 Slave 3 Slave x Slave y A2 A1 A0 1010A 2 A 1 A 0 R/W R/W

4 4Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 Caractéristiques du Bus série o Au repos, les lignes «Data» et «Clock» sont au niveau logique 1. o condition de début et de fin de trame : o Dans une trame, le signal de Data ne peut être changé que sur le niveau bas de la ligne «Clock» : o Les données sont envoyées poids fort en tête. Clock Data Clock Data Ligne data valide changement possible sur la ligne data STARTSTOP

5 5Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 La trame décriture o La trame débute par un signal de START envoyée par le maitre. SAAAP Slave address Reg addressdataW o Trame décriture : o puis le maitre envoie ladresse du slave avec qui la communication sengage (sur 8 bits). o le maitre envoie ensuite un bit W* (0 logique qui indique lécriture). o le slave répond par un bit dacquittement (0 pour ok). o Puis Le maitre envoie ladresse du registre dans lequel il veut écrire (codée sur 8 bits). o Le slave interrogé répond de nouveau par un signal dacquittement. o Ensuite le maitre envoie la data à écrire (codée sur 8 bits). o Le slave interrogé réponds une dernière fois par un acquittement. o La trame se termine lorsque le maitre envoie le signal de STOP.

6 6Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 o La trame débute par un signal de START envoyée par le maitre. o Trame de lecture : o puis le maitre envoie ladresse du slave avec qui la communication sengage (sur 8 bits). o le maitre envoie ensuite un bit R (1 logique qui indique la lecture). o le slave répond par un bit dacquittement (0 pour ok). o Puis Le maitre envoie ladresse du registre quil veut lire (codée sur 8 bits). o Le slave interrogé répond de nouveau par un signal dacquittement. o le slave poursuit en envoyant la data à lire (codée sur 8 bits). o Le maître réponds par un acquittement (1 pour stopper la lecture). o La trame se termine lorsque le maitre envoie le signal de STOP. La trame de lecture SRAAAP Slave address Reg addressdata

7 7Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 Les trames particulières o Lécriture simultanée sur tous les slaves : possible à partir dune trame décriture « standard » mais avec une adresse slave spéciale de « ». o La lecture en continue : par un acquittement à 1 pour la stopper. SRAAA Slave address Reg addressdataA A PA Le maitre répond par un acquittement à 0 pour continuer la lecture,

8 8Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 Simulation dune trame de lecture Condition de start Adresse du slave Ici « » Bit de R/W* ici 1 Acq du slave Adresse registre ici « » Acq du slave Data lue Ici « » Stop de lecture Condition de fin

9 9Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 réalisation o2 réalisation différentes : o Linterface série seule. o le numérique de lASIC DIRAC (collaboration avec le LAPP), oEn AMS 0.35 µm oDesign en VHDL. oSynthèse avec RTL compiler. oFloorplanning et placement routage avec first Encounter (outils CADENCE). oAssemblage niveau TOP fait avec VIRTUOSO

10 10Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 DIRAC synoptic ASIC 64 voies pour le DHCAL dILC. Readout et configuration réalisés par simple registre à décalage. Layout entièrement réalisé à la main. PAshift + -ref comp DAC Synchro and reduction 8 events memory One channel BCID memory BCID counter Event Counter CARRY OUT Serial to //PROG DATA_OUT DATA_IN IN CLK TRIG_IN FULL TRIG_OUT

11 11Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 DIRAC synoptic Nouvelle version du numérique proposée : Readout et configuration réalisés à partir dun seul lien série. INPAshift + -ref comp Serial interface (I2C like) SCL SDA DACregister Synchro and reduction 8 events memory CLK TRIG_IN BCID memory BCID counter Event Counter FULL TRIG_OUT Numerical part CARRY OUT One channel

12 12Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 Simulation DIRAC (niveau top) R pull-up = 1Kohms, C PAD =4.6pF R pull-up = 500 ohms, C PAD =4.6pF Fréquence max sans les pads : 60 MHz Au final la fréquence max est déterminée par le couple : nombre dabonnés, résistance de pull up.

13 13Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 réalisation o2 réalisation différentes dans un même chip : o le numérique de lASIC DIRAC (1.43mm2) o linterface série seule (230µm x 230µm)

14 14Y.ZOCCARATO– Ecole de La Londe Les Maures – Oct.12-15, 2009 Conclusion oLe retour de fabrication est prévu pour Octobre, oLe test dici la fin de lannée. oUne version de linterface série en 0.13 µm est prévue pour mars o1 ere intégration prévue pour le chip DIRAC, (collaboration avec le LAPP). oAutres groupes déjà intéressés par le lien série type I2C : o Nouvelle génération des circuits de la famille ROC pour ILC (collaboration avec le LAL). o T2K avec lASIC de Front End pour le Liquid Ar TPC. o SCMS pour lASIC de front end du tracker (en version 0.13 µm). o Et bien dautres projets possibles…


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