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Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-1 CONTENU DU COURS.

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1 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-1 CONTENU DU COURS

2 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-2 Partie A Mise en contexte A.1 Survol de lélectronique numérique systèmes de numérotation opérations arithmétiques binaires représentation de nombres signés circuits électroniques de base: portes, registres, etc. systèmes électroniques universels A.2 Architecture et programmation du 68HC12: architecture, sous-systèmes et mémoires modèle du programmeur et exécution dinstructions

3 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-3 Sommaire de la Section A.2 A.2 Architecture et programmation du 68HC12: 1)Architecture, sous-systèmes et mémoires 2)Instructions du 68HC12 3)Modèle du programmeur

4 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-4 A.2(1) Architecture, sous-systèmes et mémoires Introduction du 68HC12 au marché en 1997: évolution direct du 68HC11 qui est plus performante et versatile (instructions, modes dadressage, etc.) microcontrôleur avec CPU à 16 bits: le chemin de données interne est de 16 bits horloge de système à 8 MHz: générée par un crystal à 16MHz divisé par 2 conçu en technologie CMOS: la consommation de puissance est basse système = {modules} connectés à un bus inter module (LIM)

5 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-5 A.2(1) Architecture, sous-systèmes et mémoires Évolution du 68HC12:

6 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-6 A.2(1) Architecture, sous-systèmes et mémoires Principaux modules dans tous les 68HCS12: 1.CPU12: unité de traitement central à haute performance de 16 bits modules de gestion dinterruptions et de remise à zéro 2.Mémoire: un bloc de registres (512 octets), de la RAM (2Koctets) et de la EEPROM (variable) 3.Bus: le module LIM combine les buses de DATA, d ADDR et de CTRL 4.Périphériques dentrées/sorties: ports dentrées/sorties module de temporisation (TIM) à 16 bits convertisseur analogique-numérique (ADC) à 8 bits interfaces de communications sérielles: SCI et SPI

7 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-7 A.2(1) Architecture, sous-systèmes et mémoires Plusieurs variantes du 68HCS12: différences entre variantes surtout selon: la structure de la mémoire le nombre de canaux dentrée/sortie la configuration pour les communications sérielles en cours: MC9S12D ciblé pour mode circuit autonome au laboratoire: MC9S12C32 ciblé pour mode circuit autonome (série 68HCS12 introduit au marché en 2002) plus de mémoire interne et une horloge à 16 MHz

8 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-8 A.2(1) Architecture, sous-systèmes et mémoires Diagramme bloc du MC9S12C32:

9 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-9 A.2(1) Architecture, sous-systèmes et mémoires Types de sous-systèmes dans le 68HCS12: communication sérielle: interfaces pour communications asynchrones et synchrones temporisation: capter des entrées, générer des sorties, accumuler des impulsions conversion de données: convertir un signal analogique en nombre binaire non-signé mémoire: stocker les variables, le code, etc. interruption et remise à zéro: permet dinterrompre un programme pour exécuter un routine de service ports: échange des signaux de données et contrôle avec le monde externe

10 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-10 Rôle des types de sous-systèmes dans le 68HCS12: a)CPU12: unité de traitement central gestion dexceptions : interrompre lexécution normal dun programme b)Module LIM: combine les buses de DATA, d ADDR et de CTRL c)Mémoire: stocker des configurations (bloc), des variables (RAM) et des programmes (ROM) d)Périphériques dentrée/sortie: ports dentrée/sortie: échanger des données avec le monde externe temporisation: capter des entrées, générer des sorties, accumuler des impulsions, PWM conversion de données: convertir un signal analogique en codes binaires non-signés communication sérielle: échanger de données par communications asynchrones (SCI) et synchrones (SPI) A.2(1) Architecture, sous-systèmes et mémoires

11 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-11 A.2(1) Architecture, sous-systèmes et mémoires Sous-système de mémoire du 68HCS12: modèle général: liste adressable de registres consiste de registres, RAM et EEPROM ADDR est de m = 16 bits, donc supporte ~64k despace adressable DATA est de N = 16 bits sur deux adresses

12 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.1-12 A.2(1) Architecture, sous-systèmes et mémoires Capacité dune mémoire: largeur de mémoire (n): correspond au nombre de bits par registre interne (i.e., mot de mémoire ou word size) N = largeur du DATA (pas toujours n) longueur de mémoire (M): correspond au nombre de registres quon peut adresser M = 2 m, où m = largeur du ADDR capacité: largeur x longueur = n x M bits

13 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-13 A.2(1) Architecture, sous-systèmes et mémoires Stockage en mémoire de données numériques:

14 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-14 A.2(1) Architecture, sous-systèmes et mémoires Sous-système de mémoire: caractéristiques des mémoires RAM et ROM RAMROM volatilenon-volatile lire et écrirelire seulement SRAM, DRAM, SDRAM, etc.PROM, EPROM, EEPROM (effaçable par octets), FLASH EEPROM (effaçable par secteurs)... temps daccès plus rapide, mais plus gros/coûteux temps daccès plus lent, mais très compacte stocker des variables temporairesstocker de programmes et constants

15 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-15 A.2(1) Architecture, sous-systèmes et mémoires Sous-système de mémoire: (MC9S12C32)

16 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-16 Sommaire de la Section A.2 A.2 Architecture et programmation du 68HC12: 1)Architecture, sous-systèmes et mémoires 2)Instructions du 68HC12 3)Modèle du programmeur

17 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-17 A.2(2) Instructions du 68HC12 Jeu dinstructions: le 68HCS12 peut comprendre et exécuter 209 différents instructions inclus toutes les instructions du 68HC11 inclus de nouvelles instructions mathématique sophistiquées 7 catégories dinstructions Modes dadressage: très flexible plusieurs modes dadressage pour accéder aux données

18 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-18 A.2(2) Instructions du 68HC12 Format dinstructions en assembleur: étiquetteop-codeopérant(s) commentaires debut:LDAA#$FC;charger lacc. A étiquette: identifie une ligne de code du programme permet de localiser une {instructions} à exécuter op-code/directive/macro: élément fonctionnel de linstruction/dirige le compilateur/collage dun texte. opérant(s): information permettant daccéder aux données pour exécuter une instruction/directive/macro. Commentaires: ; indique le début dun commentaire utile aussi pour documentation au début dune ligne.

19 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-19 A.2(2) Instructions du 68HC12 Cycle dexécution dune instruction: 1.chercher charger le op-code et opérants de la mémoire aux registres dinstructions (IR) 2.décoder –interpréter linstruction et traduire en actions du CPU –acheminer les signaux de contrôle 3.exécuter effectuer les opérations liées à linstruction. chercher decoder executer

20 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-20 Sommaire de la Section A.2 A.2 Architecture et programmation du 68HC12: 1)Architecture, sous-systèmes et mémoires 2)Instructions du 68HC12 3)Modèle du programmeur

21 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-21 A.2(3) Modèle du programmeur déf.: modèle compacte pour visualiser létat interne du CPU

22 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-22 A.2(3) Modèle du programmeur A et B accumulateurs à 8 bits: D combine A et B pour former un accumulateur à 16 bits registres à usage général, avec lesquels toutes les opérations arithmétiques et logiques sont effectuées X, Y indexes (pointeurs) à 16-bit: contient ladresse mémoire dun liste de données utilisé avec un décalage pour manipuler le élément de liste PC compteur de programme à 16 bits: mécanisme qui gouverne lexécution ordonnée dinstructions contient ladresse mémoire de la prochaine instruction à exécuter SP pointeur de pile à 16-bit: contient ladresse mémoire de la dernière valeur de pile contrôle lopération de la pile (FILO) en mémoire

23 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-23 A.2(3) Modèle du programmeur Registre à code conditionnel (CCR) à 8 bits:

24 Université du Québec École de technologie supérieure GPA770: Microélectronique appliquée Éric Granger A.2-24 A.2(3) Modèle du programmeur BITTYPEFONCTION ScontrôleS = 1: désactive linstruction STOP (traitée comme NOP) XcontrôleX = 1: permet des interruptions externes non-masquables HétatH = 1: indique que le résultat dopération arithmétique a produit une retenue à partir des 4 LSB IcontrôleI = 0: permet des interruptions masquables NétatN = 1: indique que le résultat dopération est négative (dans la représentation en complément à 2) ZétatZ = 1: indique que le résultat dopération est 0 VétatV = 1: indique un résultat qui déborde en complément à 2 CétatC = 1: indique que le résultat dopération arithmétique a produit une retenue ou emprunt pour le MSB


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