ΜP - 68000 David Saint-Mellion.

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1 µP David Saint-Mellion

2 Organisation interne Processeur 32 bits en interne : 8 registres de Données D7 -D0 de 32 bits Adressage sur 24 bits (16 Mo). Registres Adresses 32 bits PC : Compteur Programme, pointe sur l’adresse de l ’instruction suivante. USP - SSP - A7 : pointeurs de pile. A7 contient le pointeur de pile de l ’état courant A0 - A6 : 7 registres adresses banalisés

3 Transfert - bus Adresses-Données
Bus Données de 16 lignes D15 - D0. Transfert en 2 passes des objets de 32 bits. D15 -D8 8 D7 -D0 µ P 68000 / UDS / LDS A23 - A1 23 Alignement Gros Boutiste. L’octet bas stocké à une adresse impaire. Ne supporte que le mode aligné - IT « Erreur d ’adresse » Mémoire Haute @ paire Mémoire Basse @ impaire /UDS et /LDS informations de validation bus Données Haut et Bus Données Bas. Bus Adresses 23 lignes A23 - A1. La ligne A0 non distribuée.

4 Protocole Principe Le protocole est asynchrone avec poignée de main
R/W Le protocole est asynchrone avec poignée de main µP Composant /AS=0 /DTACK=0 Le µP marque le début de l ’échange en validant /AS Poignée de Main /AS t Le composant signale qu’il s’est acquitté des Données en validant /DTACK /DTACK t R/W sens de transfert R/W = «1» lecture R/W = «0» écriture La poignée de main : /AS - Address Strobe /DTACK Data Transfer Acknowledge

5 Protocole - Chien de garde
Le protocole peut être bloquant si le composant ne valide pas /DTACK. µP Composant /AS=0 Chien de Garde /BERR Un chien de garde surveille la durée du cycle bus. Il est actif lorsque /AS=0 Si le temps du cycle est trop long, le chien de garde active la borne /BERR du µP qui produit l’IT « Erreur de Bus ». cycle bus trop longue /BERR =0 IT « Bus Erreur /AS t Chien de garde activé

6 Le Reset - Initialisation du µP
Au Reset, le µp prélève dans la table des vecteurs : La valeur du pointeur de pile superviseur à «0» Table des vecteurs µP 68000 4 - @ 1ère instruction PC 0 - pointeur de Pile SSP La valeur de l’adresse de la 1ère instruction à «4» /HALT /RESET t T > 100ms µP 68000 /HALT /RESET Le Reset se produit lorsque /HALT et /RESET passent à «1» après un temps mini de 100 ms à «0» L’information /HALT et /RESET est élaborée à partir de la présence de l ’alimentation ou de l’état d ’un B.P. RAZ