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PLATEFORME Système Intégrés 19 mars 2002 Objectifs Architecture Les Projets et contrats Statut Perspectives PLATEFORME «Systèmes intégrés»

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Présentation au sujet: "PLATEFORME Système Intégrés 19 mars 2002 Objectifs Architecture Les Projets et contrats Statut Perspectives PLATEFORME «Systèmes intégrés»"— Transcription de la présentation:

1 PLATEFORME Système Intégrés 19 mars 2002 Objectifs Architecture Les Projets et contrats Statut Perspectives PLATEFORME «Systèmes intégrés»

2 PLATEFORME Système Intégrés 19 mars 2002 OBJECTIFS Validation darchitectures de systèmes électroniques – De lidée à la réalisation : Réduire les délais – Tirer profit de lexpérimentation : instrumentation/mesures – Optimiser des fonctions propriétaires (IPs) dans un environnement existant – Converger vers un partitionnement logiciel/matériel optimal Accélération de simulations algorithmiques – Taux daccélération >10 à 1000 par rapport à un simulateur logiciel Démonstration – Tirer parti dun accélérateur matériel reconfigurable pour mettre en valeur les solutions architecturales et algorithmiques (éxécution temps réel)

3 PLATEFORME Système Intégrés 19 mars 2002 Choix dun accélérateur matériel Les énormes machines (accélérateurs matériels avec des FPGAs dédiés) Meta Systems (Mentor Graphics) Quickturn (Cadence) Les machines moyenne gamme (accélérateurs matériels avec des FPGAs existants) Aptix Axis Ikos Les cartes génériques (cartes PCI avec des FPGA existants) Nallatech PLD Applications 1$ la porte 0,1$ la porte 0,005$ la porte Nos critères : Bas coût Évolutivité Facilité de mise en oeuvre

4 PLATEFORME Système Intégrés 19 mars 2002 De la simulation à lémulation 100MHz 10MHz 1MHz 100KHz 10KHz 1KHz 100Hz 10Hz 1Hz fréq Simulateur évènementiel Circuit réel Simulateur cycle Accélérateur matériel Émulateur matériel 1mn1heure Itération 1jour1semaine 10 ms 100ms 1s 10s 1mn 40s 16 mn 2 heures 1 jour 10 jours Tps pour 1Mcycles

5 PLATEFORME Système Intégrés 19 mars 2002 ARCHITECTURE Débits en mode MAÎTRE : 1,2 Gbits/s en écriture 500 Mbits/s en lecture Interface PCI 64 bits 66 MHz Interface PCI 64 bits 66 MHz PC 32MO SDRAM 32MO SDRAM FPGA Xilinx VIRTEX300 FPGA Xilinx VIRTEX300 APPLICATION Carte FPGA 2 APPLICATION Carte FPGA 2 APPLICATION Carte FPGA 1 APPLICATION Carte FPGA 1 Bus DIME: Carte NALLATECH Ballyinx Cartes filles «Dime Module » contrôle 32MO SDRAM 32MO SDRAM 32MO SDRAM 32MO SDRAM

6 PLATEFORME Système Intégrés 19 mars 2002 Types de cartes filles Calcul matériel pur – ~2millions de portes + 32 Mo SDRAM Calcul matériel + Interfaces spécialisées Video – ~800K portes+ 32 Mo SDRAM + circuits acquisition/restitution Calcul matériel + Interfaces numériques génériques – ~800K portes + 32 Mo SDRAM + 64 E/S Calcul matériel + Interfaces analogiques à Haut débit – ~800K portes+ 32 Mo SDRAM + 4 CAN 100MHz Calcul matériel & logiciel – ~800K portes+ 32 Mo SDRAM + 2 strongARM …

7 PLATEFORME Système Intégrés 19 mars 2002 Projet « Emulateur de chaîne de transmission » Débit constant > 500 MBits/s Emulateur canal Emulateur canal I/F PCI 64 bits 66 MHz I/F PCI 64 bits 66 MHz PC Modulateur Démodulateur Codeur canal Codeur canal Décodeur canal Décodeur canal Collaborations : Internes : groupes ELEC (Jluc Danger, L Naviner,J Viard, F Guilloud) + COM NUM + EURECOM Externes SUPCOM Tunis LESTER University of Toronto

8 PLATEFORME Système Intégrés 19 mars 2002 Sous-PROJET « Emulateur de canal » Canal AWGN Canal de Rayleigh/Rice pour communications WLAN ou radiomobile Méthode : Box-Muller (déjà utilisée en simulation logicielle) + théorème central limite Génération de la loi normale Suit une distribution normaleN(0,1) Avec x1 et x2 : 2 variables indépendantes uniformément distribuées Box-Muller : + Théorème central limite : Tend vers N(0,1) quand N tend vers linfini Avec x i de moyenne m x et écart type x

9 PLATEFORME Système Intégrés 19 mars 2002 Génération de la loi normale Erreur relative de la distribution Très grande précision de la « queue de gaussienne fréquence signal = 100 MHz Génération de la variable de Rayleigh :

10 PLATEFORME Système Intégrés 19 mars 2002 Sous-PROJET « décodage LDPC » Architectures optimales pour le Décodage itératif des codes LDPC Accélération de simulation pour trouver des « bonnes » matrices de parité Collaborations : Internes : groupes ELEC (Jluc Danger,J Viard, F Guilloud) Externes LESTER Partenaires du projet européen SPRING Cest la simplicité et lefficacité architecturale du décodeur qui définit le code

11 PLATEFORME Système Intégrés 19 mars 2002 Décodage itératif des codes LDPC Int=Info intrinsèque Ext=Info extrinsèque Info_bit=Int+ext itération Temps de calcul avec un pentium matrice 1500 x 2000 avec 1% de 1 BER et 200 erreurs (2e8 bits) 10 itérations 1 journée

12 PLATEFORME Système Intégrés 19 mars 2002 PROJET « TEMPOVALSE » Projet RNRT Visiophonie et Labiophonie (Analyse et animation faciale) sur portable UMTS dans un contexte MPEG4. Sous-projets intégration VLSI & démo Rendu et synthèse dimages basse consommation Rôle de la plateforme=démonstrateur officiel de la partie matérielle du projet Collaborations : Internes : groupes ELEC ( Y Mathieu J Viard) + à terme : interconnexion avec la plateforme MPEG4 ? Externes PHILIPS R&D, STM, FT R&D, LIS, ICP

13 PLATEFORME Système Intégrés 19 mars 2002 Basse Consommation Impact des briques matérielles sur la consommation Application : decodage Video MPEG4

14 PLATEFORME Système Intégrés 19 mars 2002 Le terminal cible

15 PLATEFORME Système Intégrés 19 mars 2002 Affichage/ acquisition Affichage/ acquisition Interface PCI 66MHz 64 bits Interface PCI 66MHz 64 bits PC Composition/ Analyse Composition/ Analyse Architecture « TEMPOVALSE » caméra écran

16 PLATEFORME Système Intégrés 19 mars 2002 Statut Infrastructure générale – Interface PC Applications : terminée – Méthodes de développement : à documenter Projet « chaîne de transmission » – Fin-juin Application émulation canal avec codage convolutif Application décodage LDPC sur AWGN Projet « TEMPOVALSE » – Fin Juin Première version opérationnelle – Fin Octobre Démonstration officielle

17 PLATEFORME Système Intégrés 19 mars 2002 Perspectives Projet RNRT ASTURIES – Terminal reconfigurable (JL Danger, L Naviner) Interopérabilité avec la plateforme MPEG4 (Y Mathieu,JC Dufourd) Cryptoprocesseur (R Pacalet, ARM,ministère de la défense) Reconnaissance des marquages au sol pour véhicules intelligents (R Pacalet, LIVIC) Compression vidéo sans pertes (R Pacalet) Chaîne OFDM (JL Danger, L Naviner, groupe COM NUM) Banc de test de modems courants porteurs (EdF)


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