1 Journées VLSI/IN2P3 au CPPM du 11 au 13 Juin 2014 Large Synoptic Survey Telescope: “the widest, fastest, deepest eye of the new digital age”… CABAC : Clock And Bias ASIC for CCD V.Tocut – P.Vallerand H.Lebbolo – S.Russo

2  WIDE (large)  LSST sera un téléscope à grande ouverture et large champ, équipé d’une caméra de 3200 Mpixel pour l’observation des objets astronomiques de faible luminosité.  FAST (rapide)  LSST devra parcourir rapidement le ciel profond, suivre des objets qui bougent ou changent : de l’explosion de supernovae aux astéroids orbitant près de la Terre. → Temps de pose par image = 15s avec un Temps de lecture = 2s  DEEP (profond)  LSST devra cartographier des milliards de galaxies, sonder l’univers à la recherche de la matière noire et de l’énergie noire. Un nouveau téléscope :

3 Un nouveau téléscope: où? Chili – site de Cerro Pachon situé à 2680 m d'altitude et reconnu pour ses nuits claires et son faible taux d'humidité

4 Un nouveau téléscope: comment?  télescope de type Paul-Baker: optique très compact  3 miroirs focalisent la lumière: miroirs primaire et tertiaire concentriques  3 lentilles de correction de champ sur la caméra  1 filtre optique  1 caméra Camera Filtre stocké Lentilles Enceinte de la caméra Filtre sur le trajet de la lumière Mosaïque de CCD

5 Le système de détection au plan focal : 3X3 CCD “RAFT” 4 Corner Rafts de 3 CCD pour le contrôle de position de la caméra La caméra : mosaïque de 189 CCD, segmentée en 21 « Science » Rafts de 9 CCD CCD de 16M pixels soit un total de 3.2G pixels ~ 64 cm de diamètre RAFT tower : 9 CCD associés à leur électronique

6 Charge Coupled Device : système à transfert de charges Matrice CCD pour la caméra de LLST Dimension total de la matrice : 41.9 mm x 42.0 mm Nombre de pixels : 4096 (H) x 4004 (V) ≈ 16M Taille du Pixel : 10 µm², 4 phases Nombre de sorties : 16 Gain typique : 5 µV/électron Capacité totale de électrons Facteur de remplissage : 93% Fréquence typique de lecture : 550kHz Registre de sortie 3-phases Puissance dissipée par amplificateur : 17 mW Puissance dissipée totale de la matrice : 350 mW 2 fournisseurs de CCD possibles: e2v ITL 16 segments de 512 x 2002 pixels Prix ~200k$

7 Charge Coupled Device : systèmes à transfert de charges Matrice CCD : une mer de pixels rangés en ligne/colonne L’astuce consiste à avoir un seul signal de sortie pour toute la matrice : besoin de transférer les charges stockées d’un pixel à son voisin Au moyen de signaux d’horloge déphasés qui polarisent les 4 puits de potentiel : le transfert de charge d’un pixel à l’autre est assuré Cette opération est répétée pour chaque colonne du CCD soit 2002 fois pour le CCD choisi Pixel CMOS à 4 phases pixel : assure la conversion de photons en électrons et de les stocker dans cette capacité

8 Charge Coupled Device : systèmes à transfert de charges Horloges série CABAC Horloges // ASPIC Signal analogique multiplexé Matrice CCD : transférer des charges stockées dans une matrice CCD = vider des seaux placés sur un tapis roulant Analogue Signal Processing Integated Circuit Clocks And Biases Asic for CCD

9 Camera Electronics : Raft Electronic Board CCD 16 Mpixel 3 CCD for 1 REB 9 CCD per RAFT CABAC a pour fonction de fournir l’alimention (OD) de l’étage de sortie du CCD les polarisations : RD, OG, GD/SC Horloges “images” (parallel) Horloges “registres” (serial) To DAQ. (ATCA crate) 3.12 Gbit/s available for the 0.5 Gb/s needed to read 3 CCD in 2s 18bits ADC (1Ms/s - AD7982) + buffer FPGA (Xilinx Vertex 5 ) REB : 3/RAFT Clocks, Biases, OD 2/CCD - 6/REB CABAC ASPIC 2/CCD - 6/REB 16/CCD - 48/REB1/REB – 3/RAFT 16 channels readout DREB Fast ADC Fast ADC ASPIC a pour fonction d’amplifier les signaux analogiques provenant des 16 sorties de chaque CCD 16 sorties /CCD x 189 =  3024 voies d’électronique

10 CABAC: Clock And Bias Asic for CCD IΦ0IΦ1IΦ2IΦ3IΦ0IΦ1IΦ2IΦ3 IΦ3IΦ3 Etage de sortie du CCD : une capacité de lecture et son système de “reset”, 2 transistor NMOS montés en “suiveur” Le chip doit fournir les horloges (série et parallèle), les polarisations et les alimentations des amplificateurs de sortie des CCD

11 CABAC: Clock And Bias Asic for CCD OD &Biasese2v CCD250ITL/STA1920AHPK S exposereadouterase Back substrateBS-70BB-10VBB50300,2 Front substrateFS0SUB0VGR000 GuardGD30SC Output DrainVOD30OD27VOD Output GateVOG2OG-2VOG-5 Reset DrainVRD18RD15VRD Test inject source----VISV Test injectgate----VIGV000 ClocksHILOHILOHILO erase Parallel Serial100, Reset Gate Summing Well Transfer Gate Capacitances (estimated) Parallel per phase64nFunavailable25nF(2K x 1K device) Serial per phase320pFunavailable50pF RGunavailable 10pF SW----10pF TG pF CCD de référence de CABAC0 Caractéristiques des CCD TensionFrequencyLoad Clock front Peak Current Requested Parallel Clock V1kHz64 nF~2  s0.30 A

12 CABAC: Clock And Bias Asic for CCD Signaux délivrés par CABAC : Alimentations de tensions continues (Output Drain & Biases): –2 OD : 8 bits pour des niveaux programmable de 13 à 36V, 16 mA sur une charge de : 100Ω +.1µF –1 RD : 8 bits pour des niveaux programmable de 13 à 36V, sur une charge de 1kΩ +.1µF –1 GD : 8 bits pour des niveaux programmable de 13 à 36V, sur une charge de 1kΩ +.1µF –1 OG : 8 bits pour des niveaux programmable de 0.1 à 4.8V, sur une charge de 1kΩ +.1µF Horloges : –4 parallèles: 8 bit pour la programmation du courant jusqu’à 300mA sur ΔV = 20V max –4 séries: 8 bit pour la programmation du courant jusqu’à 16mA max Programmation du chip par bus SPI

13 CABAC0 : plan de route Jalons principaux : Avril 2012 : soumission CABAC 0 Septembre 2012 : tests du chip CABAC0 Procédé de fabrication : AMS CMOS 0.35µm 50V, H35B4D3 1 er chip dans cette techno au sein de l’IN2P3 ! Surface ~ 6*6 mm² (1000€ /mm²) Mis en boitier en QFN 100

14 Développement conjoint : Laboratoire de L’accélérateur Linéaire - LPNHE J.Jéglot; D.Martin; S.Russo… Validation, caractérisation et tests « longue durée de fonctionnement » de CABAC0 Banc de test CABAC0

15 CABAC0 : résultats de mesure Parallel clocks 12 V (VDD u ) 2 V (VDD l ) 255 LOAD: 22 nF to GND 22 nF to neighborhoods

16 CABAC0 : résultats de mesure Serial clocks 12 V (VDD u ) 2 V (VDD l ) 255 LOAD: 100 pF to GND 100 pF to neighborhoods

17 surtout pour les parallèles ! CABAC0 : résultats de mesure Horloges : latence du signal de sortie 63

18 CABAC0 : conclusion des résultats de mesure Le chip est fonctionnel Les caractéristiques principales sont satisfaisantes. CABAC0 peut donc être utilisée sur la Raft Electronique Board; Certaines caractéristiques ne sont pas conformes aux specifications :  Horloges parallèles et séries : 1/ fronts  et  trop lents et assymétriques 2/ latence entre le signal de commande et le signal de sortie, en fonction du temps de montée  Couplage : des horloges sur la référence de tension OD

19 de CABAC0 à CABAC1 : motivations  rendre possible le pilotage des CCD – ITL qui nécessitent de générer des tensions negatives  rendre le chip plus robuste pour garantir une durée de vie ~ 10 ans : attention aux violations de Vgs dans cette techno qui diminuent la durée de vie LTacc du chip  implémenter une fonction de “sécurité” qui assure une mise sous tension conforme aux contraintes du CCD  améliorer les performances de CABAC0 (temps de montée des horloges, couplage…)  configuration : rendre possible le réglage de chaque front d’horloge

20 de CABAC0 à CABAC1 : OD & Biases level for e2v & ITL CCD : Clocks level for e2v & ITL CCD CCD ITL nécessitent des tensions négatives –2 solutions : Translater le Front Substrat du CCD à une potentiel positif Translater le substrat de CABAC à un potentiel négatif

21 CCD FPGA -12V typical GND(0V) spi / lvds FS Front Substrat od, bias, clock Mux translate Buffer + ADC Level shift Bgnd CABAC1 Les cellules analogiques standard (DAC) doivent être connectées au substrat du chip Besoin de translation entre la logique de commande et les cellules analogiques CABAC1 : des signaux négatifs à générer… polarisation négative du substrat

22 CABAC1 : schéma fonctionnel

23 Serial clocks 8 PMOS de w=3000µm / l=3µm 8 NMOS de w=1000µm / l=2.5µm I~70mA I~ 80mA

24 Serial clocks : simulations IDACload : 160pF to GND 100%rise 33nsfall 28ns 75%rise 43nsfall 37ns 50%rise 61nsfall 55ns 25%rise 113nsfall 112ns

25 Serial clocks : simulations Amplitude : 20V Load 160pF Latence <10ns/div

26 Parallel clocks 30 PMOS de w=5000µm / l=3µm 10 NMOS de w=5000µm / l=2.5µm I~ 430mA I~ 490mA

27 Parallel clocks : simulations Load : 66nF, current : 25,50,75,100%, Amplitude 20V

28 Parallel clocks : simulations IDACtrise 100%2.55µs 75%3.3µs 50%5µs 25%10µs Latence < 30ns

29 Parallel clocks : simulations IDACtrise 100%2.5µs 75%3.3µs 50%5µs 25%10µs Latence < 35ns/div

30 CABAC1 : layout Procédé de fabrication : AMS CMOS 0.35µm 50V H35B4D3 Surface ~ 9*6 mm² (1000€ /mm²) RG SCK0 SCK1 SCK2 SPI PCK0 PCK1 PCK2 PCK3 Bias Buffers Clock Mux Analog Mux Pck supply Sck supply RG supply

31 CABAC1 : plan de route Jalons principaux : Mai 2014 : soumission CABAC 1 En cours : développement du banc de test CABAC1 Septembre 2014 : tests du chip CABAC1

Questions ? 32

33 RAFT tower : un assemblage de 9 CCD  3024 voies d’électronique 21 « science » RAFT Tower pour la caméra Nombre de sorties par CCD : 16 X 189

34 Clocks load e2v CCD250 (4 phases //) ITL/STA1920A (3 phases // ) Parallel per phase64 nF 90 nf gate to substrate 105 nf gate to gate Rise time 10µs, 250mA Serial per phase (1/2 CCD) 160 pF35 pf gate to substrate RG 160 pF ? To be confirmed Unknown

35 CABAC changes : Clocks Clocks : –One DAC to control each slope => allow to have same rise and fall time ; –Readout/Exposure clock mask : allow the possibility of clocking during exposure ; –Increase serial clock output current capability : 16  70mA (decrease min rising & falling time) ; –Increase parallel clock output current capability : 300  400mA ; –Decrease the delay versus out current relation –Max amplitude : 20V (Vdd_Upper – Vdd_Lower) –Absolute max upper value : 25V (Vdd_Upper)

36 CABAC level translation Isolated standard logic cells exist Standard analog cells (DAC) has to be connected to bulk. –=> level translation between logic and analog cells has to be implemented at REB level or inside CABAC Passive multiplexer cannot be implemented on « translated Cabac » Multiplexer output has to be translated prior to the fas ADC

37 Charge Coupled Device : systèmes à transfert de charges Rappel du principe d’un pixel de CCD : basé sur l’effet photovoltaïque d’une capacité MOS (Metal Oxyde SemiConductor ) qui permet de convertir les photons en électrons et de les stocker dans cette capacité Capacité MOS utilisée comme pixel Capacité MOS exposée à la lumière Q Q : charge stockée L’exposition à la lumière du pixel CMOS entraine une accumulation de charge Q proportionnelle au nombre de photons reçus

38 de CABAC0 à CABAC1 : évolutions  Augmenter le courant de sortie des horloges series de 16mA à 60mA et des horloges parallèles de 300mA à 400mA  Réduire le crosstalk en optimisant le layout et en ajoutant des anneaux de garde  Implémenter une fonction de “sécurité” pour assurer une procédure de mise sous tensions des références  Fournir des tensions negatives au CCD “ITL” ce qui implique de polariser en négatif le substrat de CABAC1 Motivation : améliorer les performances de CABAC0, rendre CABAC1 compatible avec les 2 types de CCD E2v et ITL (choix pas encore fait !!)  Modifications majeures de l’architecture de CABAC1

39 Les échéances du projet : fin 2014, électronique “prototype” finie!

40 L’organisation projet Depuis son entrée dans le consortium en 2007, la collaboration LSST France compte aujourd'hui 8 laboratoires du CNRS (Centre National de la Recherche Scientifique), provenant de l'un de ses 10 départements de Recherche, l'IN2P3 (Institut National de Physique Nucléaire et de Physique des Particules). Ces laboratoires dont l'expertise est essentiellement dédiée à la physique des particules sont, par ordre alphabétique : APC, pour la calibration atmosphérique et le contrôle commande de la caméra (CCS, pour Camera Control System)CNRSIN2P3 APC CC IN2P3, calcul et gestion des données LSST.CC IN2P3 CPPM, pour le changeur de filtre.CPPM LAL, pour l'électronique front-end des CCD.LAL LMA, pour mener la phase d'étude de faisabilité des filtres LSST.LMA LPC, pour le banc de test du système d'échange de filtres.LPC LPNHE, pour le carrousel de filtres, le banc de caractérisation (mécanique et fonctionnelle) d'une fraction importante (25-50%) des ~300 senseurs CCD pour sélectionner ceux qui couvriront le plan focal de la caméra du LSST (en collaboration avec le BNL).LPNHEBNL LPSC, pour le banc de caractérisation de la caméra (CCOB, pour Camera Caracterization Optical bench) et le chargeur de filtres.LPSC

41 Un nouveau téléscope: comment? Miroir primaire:  8m de diamètre  télescope de type Paul-Baker: optique très compact  3 miroirs focalisent la lumière: miroirs primaire et tertiaire concentriques  3 lentilles de correction de champ sur la camera

42  Avril 2012: soumission CABAC – 2 prototypes prévus  Juillet 2012: soumission ASPIC III – dernier prototype  Avant Juillet 2012: lecture d’un CCD LSST avec ASPIC II Calendrier LSST Planning Camera : Electronique finie!

43 Charge Coupled Device : systèmes à transfert de charges Principe (suite) : transférer les charges stockées d’un pixel à l’autre…