H.MATHEZ– LAL – Sept , 2010 R et D 130 nm IBM H.MATHEZ, Pole MICRHAU

H.MATHEZ– LAL – Sept , Quelques informations sur le Pole  Personnels 10 permanents, 3 CDDs, 3 doctorants  Thèse en cours: à soutenir bientôt  Budget : 25k€ de l’IN2P3 Run de R et D, missions conférences, IP AMS ….. Les postes de Jacques et Gérard seront remplacés CE IR2 CDD IE de 3 ans

H.MATHEZ– LAL – Sept , Dernières fonderies du Pole Bilan des circuits soumis : (  2008 : 3 chips en AMS 0.35 µm CMOS  2009 : 5 chips AMS 0.35 µm CMOS et BiCMOS  2010 (fin mai) : 3 chips IBM 130 nm CMOS 1 chip AMS 0.35µm BiCMOS  1 chip digital (Hervé C)  1 lien série analogique (Mila)  1 chip mixte  1 chip analogique (Shiming)

H.MATHEZ– LAL – Sept , Les R et D en IBM 130 nm Démarrage d’un R et D sur une technologie plus fine décidé en 2009 IBM 130 nm CMOS  Technologie choisie par le CERN  R et D pour SLHC en cours d’étude  3 D « intégrable » Run du 10 mai 2010 en MPW géré par le CERN :  Lien série rapide (Mila)  Circuit de clusterisation pour micro piste de silicium (Hervé/Yannick)  Circuit mixte Comparateur rapide Lien série « I2C » Amplificateur différentiel Préamp de charge avec reset Convoyeur de courant Translateur LVDS-CMOS Taille : 1.7mm*1.6mm Surface 2.7 mm2

H.MATHEZ– LAL – Sept , GHz Dynamic Comparator F clockSensibilité Conso. dynamique 1GHz50 µV95 µA 2GHz5 mV120 µA Zéro Vt NFET Réduction du niveau de la tension de seuil  Alimentation: 1,2V  Surface: 40 µm x 20 µm  Pas de consommation statique  Building block à l'étude pour des ADC au GS/s

H.MATHEZ– LAL – Sept , Esclave I2C Esclave respectant la norme I2C Structure Validée dans un FPGA (expérience LHCb) Sub-addressing 7 bits d'adressage circuit 8 bits d'adressage registre Facilité d'utilisation 1 tableau VHDL à modifier Génération automatique des registres avec la taille désirée (de 8 bits à 2048 bits) à l'adresse voulue avec la logique de contrôle associée Nécessite une horloge externe Trois types de registres disponibles : Lecture seule Lecture/Ecriture (avec buffer de modification) Pulsé (génère un pulse à la fréquence de l’horloge sans sauver la donnée)

H.MATHEZ– LAL – Sept , Circuit test avec 4 registres Taille : 160 um x 160 um en technologie IBM 0.13 Conso. estimée (RTL compiler) : approx 0.5mW à 40MHz Circuit I2C Circuit complet Esclave I2C

H.MATHEZ– LAL – Sept , Ampli. différentiel boosté cascode replié avec CMFB Amplificateur Différentiel

H.MATHEZ– LAL – Sept , Caractéristiques du shaper

H.MATHEZ– LAL – Sept , PAC Lecture de µ-pistes silicium upgrade Tracker CMS-SLHC  Qin = 1.6 fC à 10 fC  Tcoll = 10ns  Cd = 5pF  Power supply < 200 µW/ampli  Fslhc = 20 Mhz ou 40 Mhz  Impulsion de sortie < 50ns  S/N = 20  ENC = 700 e- si Qmin = e- PAC avec reset sur Cf Si T_slhc = 25 ns : 2 PACs décalés Si T_slhc = 50 ns : 1 PACs NMOS en entrée : niveau DC = 240mV Contrainte sur la source de courant du Cascode PMOS 115µA 10µA Idet

H.MATHEZ– LAL – Sept , PAC I_input Eq 10fC Vout_sch Vout_ext 82 mV 30ns Simulations transitoires (schéma et extracted R et C) Layout Quelques résultats :  Power supply 158 µA sous 1.6 V (253 µW)  ENC =800 e- (transient noise)  Surface 167 µm * 112 µm  Substrat séparé (analogique et digital)  BFMOAT  Contact substrat Préconisation IBM Circuits mixtes

H.MATHEZ– LAL – Sept , CONCLUSION 1 er itération IBM 130nm 3 circuits en fonderie Analogique et Digital Pbs de DRC ESD pas traités, utilisation des PADS standards avec Diodes ESD Quelques problèmes 1 semaine avant la fonderie  changement d’une moitié de PDK ! Préparation des tests et attente du retour