G. Bosson, J-L. Bouly, O. Bourrion, N. Ponchant, J-P. Richer, J-P. Scordilis.

Sommaire 07/06/2012 IPNL Journées VLSI-PCB-FPGA de l'IN2P3 2  Détecteur Micromégas: principe de lecture.  Cahier des charges de l’ASIC.  Schéma de principe et description générale.  Correction du courant d’offset.  Réponses du préamplificateur de courant et du comparateur.  Performances des ASICs.  Les circuits développés pour le projet MIMAC.  Conclusions et perspectives: nouvel ASIC ?

Détecteur Micromegas Détecteur Micromegas Principe de lecture 07/06/2012 IPNL Journées VLSI-PCB-FPGA de l'IN2P3 3  Anode pixelisée: pixels interconnectés en lignes (“strips de pixels” X et Y).  Chaque strip est lu par un préamplificateur de courant suivi d’un comparateur.  Sorties des comparateurs échantillonnées à 50 MHz [20 ns].  Coordonnées d’un pixel touché  coïncidence X-Y pendant un même intervalle de temps.  Prototype: 2 séries de 256 strips de pixels implantées orthogonalement dans un même plan.

Détecteur Micromegas Détecteur Micromegas Obtention de la 3 ème coordonnée et mesure de l’énergie de recul 07/06/2012 IPNLJournées VLSI-PCB-FPGA de l'IN2P34  Cartographie des strips de pixels touchés toutes les 20ns.  La vitesse de dérive des électrons [26  m/ns avec He 3 ] permet d’obtenir la coordonnée en Z.  Amplificateur de charge connecté à la grille pour mesurer l’énergie de recul.

Cahier des charges de l’ASIC 07/06/2012 IPNL Journées VLSI-PCB-FPGA de l'IN2P3 5  Objectif final: équiper 100 chambres de 1024 ( ) strips de pixels  minimiser le coût, la place et la puissance dissipée.  64 voies par ASIC: compromis entre la densité d’intégration, le rendement et la taille du boîtier.  Mesure du “Time Over Threshold”  préamplificateur de courant pour conserver la forme du courant d’entrée.  Seuil minimum du comparateur [~200nA] donné par le “pire cas”:  Gain du détecteur:  Energie de recul : 500eV.  Trace de recul parallèle à l’anode.  Diffusion maximum: 16 pixels touchés [4 strips X et 4 strips Y].  Minimiser les interconnexions  liens séries rapides.

Schéma de principe 07/06/2012 IPNL Journées VLSI-PCB-FPGA de l'IN2P36  ASIC 64 voies composé de 4 groupes de 16 voies.  Sorties des comparateurs échantillonnées à 50 MHz et “sérialisées” par groupe de 8 à 400 MHz  réduction des interconnexions et de la consommation.  Horloge commune  synchronisation de l’échantillonnage des signaux anodes entre plusieurs ASICs.  Sorties LVDS  minimiser le bruit numérique.  Interface série:  Chargement des DACs [seuils des comparateurs].  Validation individuelle des voies [élimination des voies “mortes”, tests, etc…].  Fourniture d’un “pattern” de synchronisation pour les liens séries LVDS. Version 1 Version 3

Etage d’entrée 07/06/2012 IPNL Journées VLSI-PCB-FPGA de l'IN2P37 ASIC 64 voies [v3] Comparateur de courant Préamplificateur de courant Amplificateur “auto-zéro” Correction du courant d’offset DAC 5 Bits LSB=200nA

Correction du courant d’offset 07/06/2012 IPNLJournées VLSI-PCB-FPGA de l'IN2P38  Amplificateur auto-zéro associé à chaque préamplificateur  Mesure et correction périodique [~10  1Hz] du courant d’offset pour le minimiser.  Courant d’offset résiduel compatible avec le LSB [200nA] du DAC 5 bits [seuil comparateur]. Mean  -1.2  A  A Mean  -20nA  30nA

Réponses du préamplificateur de courant et du comparateur 07/06/2012 IPNL Journées VLSI-PCB-FPGA de l'IN2P3 9  Courant de sortie du préamplificateur  copie amplifiée [x 15] du courant d’entrée.  Mesure du “ Time Over Threshold ” en échantillonnant à 50 MHz le signal de sortie du comparateur  durée du courant d’entrée.

07/06/2012 IPNL Journées VLSI-PCB-FPGA de l'IN2P310 Dispersion des seuils et signal minimum détecté Pour une même valeur programmée [seuil DAC = 3]:  Les seuils mesurés sont homogènes.  La dispersion sur la correction d’offset se traduit par des fluctuations sur les “seuils réels” mesurés. Un seuil haut ne signifie pas une sensibilité moindre sauf si la correction d’offset est défaillante.

Seuils minimum mesurés sur le détecteur [512 voies] 07/06/2012 IPNLJournées VLSI-PCB-FPGA de l'IN2P311  Excepté une dizaine de pics, les seuils minimums mesurés (au-dessus du bruit) sur les 512 voies sont homogènes.  Tous les seuils sont inférieurs à la valeur maximum programmable [DAC = 31  seuil = 31 x 200nA/15 soit ~ 400nA].

Interface numérique de l’ASIC 07/06/2012 IPNLJournées VLSI-PCB-FPGA de l'IN2P312  Huit sérialiseurs 8 bits cadencés à 400MHz transmettent l’état des sorties des 64 comparateurs de courant échantillonnés à 50MHz.  Sorties LVDS interconnectées avec le FPGA. Sortie du comparateur après “désérialisation et mise en forme” par le FPGA Signal d’entreé 20ns/div 80ns/div

07/06/2012 IPNL Journées VLSI-PCB-FPGA de l'IN2P3 13 Carte 512 voies

Echantillons de traces dans le détecteur 07/06/2012 IPNLJournées VLSI-PCB-FPGA de l'IN2P314

07/06/2012 IPNL Journées VLSI-PCB-FPGA de l'IN2P3 15 Circuits développés pour le projet MIMAC Technologie: austriamicrosystems BiCMOS-SiGe 0.35  m Version 1 : 11/ mm  x 4.9mm  ~ 16 mm 2 ] CQFP144 Version 3 : 11/ mm  x 5.54mm  ~ 23 mm 2 ] PQFP144 Version 2 : 09/ mm  x 6mm  ~ 25 mm 2 ] PQFP208 Circuits 64 voies Circuit 16 voies

 Design d’un “vrai” amplificateur de courant: amélioration du rapport signal/bruit et réduction de la consommation.  Correction numérique du courant d’offset avec un DAC associé à un compteur  réduction des erreurs de correction dues aux signaux d’entrée parasites.  Les liens séries rapides [400MHz] fonctionnent correctement.  Pas de problème de couplage numérique  analogique.  Choix d’une technologie austriamicrosystems:  BiCMOS-SiGe 350nm [890 €/mm 2 ]: technologie connue & résultats de simulation satisfaisants  layouts du préamplificateur de courant et du système de correction d’offset à faire.  CMOS 180nm [1290 €/mm 2 ]: puissance dissipée [1.8V vs 3.3V] et surface réduites mais nouvelle technologie  tous les blocs analogiques et numériques sont à reprendre [simulation et layout]  plusieurs phases de prototypage à prévoir. Conclusions et perspectives 07/06/2012 IPNLJournées VLSI-PCB-FPGA de l'IN2P3 16