Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P3 2010- LAL Semaine 25 R&D pour sATLAS Gerard Bohner, Jaques Lecoq, Samuel Manen, Xay Soumpholphakdy.

Slides:



Advertisements
Présentations similaires
Effets sonores sous Matlab
Advertisements

1/ CAN – CNA Exemple d'un enregistrement sonore
Jamais relier une entrée du côté négatif
Notion d'asservissement
Technologie et pratique des circuits intégrés logiques
Acquisition de signaux ECG à l’aide de la carte DSPACE
CCT : Les Convertisseurs A / D
ELE6306 Tests de Systèmes Électroniques
Les besoins en CAN pour les applications d'imagerie
Modulation Démodulation Réception AM
1 1 ST Crolles 2 Université Montpellier II France FTFC 2003 Représentation Unifiée des Performances Temporelles dune Bibliothèque de Cellules Standards.
H. MATHEZ– ALICE Saclay – Dec. 2, 2011 ALICE-MFT et Le Pôle MIcRhAu.
Cours #7 Vérification d’un modèle VHDL
Forme ‘générique’ des spectres AR, ARMA, MA
H MATHEZ Workshop MICRHAU 4 mai WORKSHOP MICRHAU 4 Mai 2009 FRONT–END Préamplificateurs et Shapers.
Électronique analogique 1A
CMS-France Annecy 13/05/04Michel Dupanloup, IPNL 1 Quoi de neuf depuis Villié-Morgon 2002 ?  Asics Pace3 Preshower Poursuite de la participation à la.
Un capteur de vision CMOS pour la sécurité automobile.
Droite Performance d’un régénérateur optique à base de SOA insensible à la polarisation G. GIRAULT, M. GAY, L. BRAMERIE, V. RONCIN, J.C. SIMON Good morning.
Phase II: Prospective Tuile Lyon, 19 septembre 2014 François Vazeille ●Le point sur les R&D en cours au LPC ●Personnels et budgets ●Conclusion et prospective.
PLAN DE LA PRESENTATION
Nouvelle Topologie de Filtre Récursif Différentiel Passe-Bande sur Silicium Accordable Autour de 2 GHz S. DARFEUILLE1, B. BARELAUD1, L. BILLONNET1, B.
 Protons-Deutons: Is LINAC: 0,15mA – 5mA
Edouard BECHETOILLE (IPNL) Gérard BOHNER (LPC) Hervé CHANAL (LPC)
Système slow-control au LAPP
SYSTEMES NON LINEAIRES
INTRODUCTION.
OBJECTIFS DE SACLAY POUR LA LTDB: EVOLUTION A COURT TERME (2013+) Board de validation(LTDB_EVAL) 64 Voies. 8 Câblées. Mezzanine numérique TEST LAL OCTUPLE.
APPLICATIONS Convertisseur ΣΔ.
TPC for 2p radioactivity at CENBG. x y x z Plan des cathodes: -768 micros-pistes dorées (170  m de large) équiréparties longitudinalement -768 micros-pistes.
Présentation le vendredi 26 octobre 2007 Directeur de thèse : Christian MOREL Thèse de : Octobre 2005 à Octobre 2008 Benoît CHANTEPIE - Séminaire doctorant.
Carte test et prototype SAM. Prototype SAM Echantillonnage Principe de l'échantillonneur – bloqueur (Sample & Hold)
Veille technologique, demain ? 130nm IBM 3D Question aux utilisateurs Gérard Bohner LPC.
1 CODEUR TRI-FONCTIONS en VXI-C XDC3214 ADC amplitude QDC charge TDC temps 32 VOIES codage sur 14 bits (16384 valeurs possibles) Combinaisons possibles.
Phase II: Prospective Tile LPNHE, 14 octobre 2013 François Vazeille ●Le point sur les 4 R&D en cours au LPC ●Conclusion et prospective Réunion importante.
L’antenne dipôle active de l’expérience CODALEMA
ASPIC Front-end CCD Readout Circuit For LSST camera
Simulations d’Antennes
Journée « Spatiale » 19 février 2009, APC Compétences Techniques P. DARGENT.
Activites upgrade Calorimetre à Tuiles
Fonction Amplification de Puissance
Chaîne d'électronique intégrée de lecture à très bas bruit du diffuseur de la caméra Compton en Hadronthérapie Mokrane DAHOUMANE Journées VLSI - FPGA -
YGM 11/02/2008 Journées Coupleur IN2P3 Page 1 But Coupleur de Spiral 2 Conception RF.
Tilecal upgrade: activités LPC Réunion ATLAS-IN2P3 (Jussieu, 6 juillet 2011) François Vazeille □ Justifications de l’Upgrade du Tilecal □ Le schéma actuel.
H.Mathez– VLSI-FPGA-PCB Lyon– June , 2012 ACTIVITES MicRhAu.
H.MATHEZ– LAL – Sept , 2010 R et D 130 nm IBM H.MATHEZ, Pole MICRHAU.
P. Baron CEA IRFU/SEDI/LDEFJournées VLSI / PCB / FPGA / Outils; Juin 2010; LAL ORSAY. 1 Le circuit AGET pour la lecture des TPCs P. Baron, E. Delagnes.
Réunion du Comité de Pilotage du Pôle Clermont – 13 mars 2012 Bilan des MicRhAu Réunion du Comité de Pilotage 13 mars 2012.
J. Bonnard– VLSI Orsay– June 22-24, 2010 Voie de lecture pour calorimètre électromagnétique Samuel Manen, Laurent Royer, Jonathan Bonnard, Pascal.
CSP ″upgrade″ Tilecal au LPC François Vazeille (11 janvier 2012)  Rappel du contexte officiel  Le point sur les CSP en cours  Echéances et besoins 
G. Bosson, J-L. Bouly, O. Bourrion, N. Ponchant, J-P. Richer, J-P. Scordilis.
R&D sur l’ASIC de la carte 3en1  Rappels essentiels  Cahiers des charges  Exemples d’ADC  Travaux et collaboration(s) envisageable(s)?  Planning,
Hervé MATHEZ– CP pôle LPC – March. 13, 2012 Présentation du Pôle MicRhAu.
8Gsps Track & Hold CMOS 65nm Projet « ALMA Track & Hold » Journées VLSI / PCB / FPGA / IAO-CAO juin 2010 Orsay Hellmuth Patrick.
L.LETERRIER – SCATS Sixteen Channel Absolute Time Stamper Journées VLSI PCB FPGA IAOCAO IN2P3 C. Beigbeder 1, D. Breton 1, S.
Cliquez pour modifier le style du titre 1 Développements effectués en technologie IBM 130nm dans le cadre du chip FEI4 Patrick Breugnon, Denis Fougeron,
Yixian Guo - Journées VLSI-PCB-FPGA-IAOCAO IN2P Circuit de Lecture de Photodiode pour Calibration Photométrique  Hervé Lebbolo  Yixian Guo.
Dernières mesures MAROC 2 Le jeudi 3 mai 2007 Réunion ATLAS Mesures effectuées sur la carte de test USB 4. Etude des S-curves vs Qinj en fonction du DAC.
Accélérateur laser – plasma
1 17/06/2011 FATALICs : circuits de lecture pour l’électronique front end du TileCal de s-Atlas en IBM 130 nm Journée.
Les développements pour upgrades LHC
HV/HR CMOS : Démonstrateur en technologie LFOUNDRY de l’expérience ATLAS Patrick Pangaud, Stéphanie Godiot, Jian Liu CPPM/Aix-Marseille Université Tomasz.
Imotep : un circuit intégré pour l’imagerie TEP du petit animal V. BEKAERT, N. CHEVILLON, X. FANG, C. FUCHS, J. SAHR, R. SEFRI, J. WURTZ, D. BRASSE.
+, Spectromètres à électrons pour la caractérisation de compteurs à scintillation C.Cerna Journée Instrumentation 2015.
COLLABORATION CALICE Electronique Very front end pour le E-CAL Service Electronique, LAL, OrsayMardi 28 Mai 2002.
Shiming.DENG – LAL – Juin , 2010 Circuit de lecture pour Hodoscopes Shiming DENG.
Programme des actions à mener dans l’option du Démonstrateur
Nom Fonction JuiceMagIC
Circuit de lecture pour Hodoscopes
Les upgrades LHC au pole MicRhAu Nicolas Pillet pour le pole MICRHAU
Transcription de la présentation:

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine 25 R&D pour sATLAS Gerard Bohner, Jaques Lecoq, Samuel Manen, Xay Soumpholphakdy

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine 25 2 PLAN 1.Introduction 2.R&D Circuits pour le calorimètre à Tuiles 2.1 Convoyeur de Courant 2.2 Amplificateur Cascode Replié 2.3 Comparateur 3.Conclusion

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine 25 3 Introduction Spécifications de l’ASIC VFE –Grande dynamique : bits –Signal PMT: temps de montée 5ns, temps de descente 40ns –LSB : 12,5fC ( courant crête 625nA) –MSB : 800pC (courant crête 40mA) [ voire 60mA] –Bruit : σ < ½ LSB ADC Shaper Convoyeur de Courant PMT

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine 25 4 Convoyeur de Courant Structure simple Principale idée : Rester en courant car le signal délivrée par la PMT est un courant. Nous avons donc besoin d’une impédance d’entrée aussi petite que possible (quelques Ohms) et une grande impédance de sortie. Avoir la possibilité de traiter plusieurs gains dès le 1 er étage. Pour cela des recopies de courant sont très efficaces.  Structure simple et efficace : Grille Commune

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine 25 5 Convoyeur de Courant Structure améliorée : Montage auto polarisé : grille commune « boostée » Diminution de l’impédance d’entrée Zin = 1 / (gm0*gm3*R6) Courant de repos très faible (1mA sur un signal max de 50mA) PMT Iin Iout

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine 25 6 Convoyeur de Courant Structure avec deux gains : Structure différentielle Gain multiple par recopie de courant 3 Gains : 1, 8 et 64 Ce qui nous donne 3 gammes : µA (800µA) 625µA (800µA) - 5mA (6.4mA) 5mA (6mA) - 40mA (51.2mA) PMT IN OUT1 OUT8

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine 25 7 Résultats simulation Convoyeur de Courant Linearity Input impedance versus magnitude Input impedance versus frequency 2,34 Ohm 1 Ohm

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine 25 8 Convoyeur de Courant testé avec un shaper Résultats avec un simple shaping sur chaque gain Courants issus du convoyeur de courant Shaping avec un peaking time de 40ns Signal après shaping Unipolar Shaping Peaking time 40 ns. 1.1V 66ns

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine 25 9 Résultats simulation Convoyeur de Courant après shaping Linéarité High Gain: Max error 50µ V (for 1 V) Medium Gain: Max error 500µ V (for 1 V) Low Gain: Max error 20m V (for 1 V) Tolérance de 4% sur grands signaux Le Bruit (pire cas) Noise on the highest gain: σ = 500µV, 0.5 LSB

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine Convoyeur de Courant Layout : Taille: 1 mm × 135 µ

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine Amplificateur 130 nm CMOS Ampli. différentiel boosté cascode replié avec CMFB

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine Caractéristiques en shaper

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine Ampli. différentiel boosté cascode replié avec CMFB Layout : Taille: 372 µ × 672 µ

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine Comparateur rapide IN OUT

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine Comparateur Comparateur latché (sortie statique) qui travail sur front d’horloge, à courant constant Entrées d’horloge LVDS Fonctionne à 1GS/s en simulation parasitique Bruit (et sensibilité) mesuré en temporel par la méthode de « gauss » : sigma de bruit (sensibilité) de 300µV

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine Comparateur Layout: Taille: 125 µ × 300 µ

Xay Soumpholphakdy – Journées VLSI-PCB-FPGA-IAOCAO -IN2P LAL Semaine Conclusion Etat du projet: –Les différents blocs ont été envoyés en fonderie par le CERN fin mai (Chip R&D 130nm pole MICRHAU) –Tests automne 2010 –D’autres amplificateurs sont actuellement à l’étude : un semble donner de bon résultat en simulation Plusieurs étages de gain Rail to Rail en sortie Pas besoin de CMFB Consommation moins importante