Electronics Configuration Colonne Chip (C3) (RD53 context) 65 nm 192 x 400 pixels data buffer IP slow control global conf. 16x4pix CR Hit Finder Framer serializer Pitch 50µm x 50µm 12 mm Integration of full pixel chip demonstrator RD53A (RD53 context) 20 mm April 2017 Collaboration LAL – Université Paris-Saclay CCPM – Université Aix-Marseille 4 nov 2016 Groupe ATLAS

One pixel configuration principle (C3) [0]: output enable (hit-en) [1:5]:Threshold_DAC [6]:large injection capacitor [7]:small injection capacitor [8:11]: TOT_DAC (12bit) n_0 Rd_backout S0 SR_IN_A S1 S0 SR_D_A SRIN_A 1 RdBackOut (HitLD=0 ; mode configuration) 1 n_1 D DN Q S1 LD[0] EN Q AnHit DigiHitEN = SR_Q_A | SR_Q_B DIGIHITIN Hit/HitOr hit_en n_2 FE_PHN5_n_2 SR_Q_A D D HitOut Q DN Q SR_CK_A LD[1] n_0 (| GPLUSE) SRCK_A EN Q QN Q_A_N . . . . . . SRCLR_A 2 (HitLD=0) SROUT_A (HitLD=1 : Lecture des hit) SROUT_B D LD[10] DN Q SR_Q_B DN EN Q 10 File : FEND_DIGI.sv D SR_CK_B Q Q_B_N 12 SRCK_B SR_IN_B QN CPPM radhard latch (1bit) DigiHitEN D DN Q SRCLR_B DigiHitN LD[11] EN Q LD[0:11] 12 Latch-dice_CPPM (From GPLUSE) LD_ENABLE

LAL – CPPM Configuration 1 pixel (12 bit) layout zoom 65 nm 0.2fF/µm 65 nm 9 layers stacks : (for routing) Supply Voltage 1.2V Vth = 0.450 V LAL – CPPM Encombrement requis 0.3fF/µm ¼ (2500) = 625 µm2 LAL - CPPM zoom Configurator : 20.73 x 19.5 = 404.2 µm2 1 Radhard latch 12 bits = 10.35 x 29.32 = 303.5 µm2

Configuration 1/2 column of 200 pixels (design 14 x 14 + 4 cells chained ) 1 mm x 1 mm au pas de 50µm x 50µm mosaic Configurations 13 14 41 42 69 70 97 98 125 126 153 154 181 182 12 15 40 43 68 71 96 99 124 127 152 155 180 183 11 16 39 44 67 72 95 100 123 128 151 156 179 184 10 17 38 45 66 73 94 101 122 129 150 157 178 185 9 18 37 46 65 74 93 102 121 130 149 158 177 186 8 19 36 47 64 75 92 103 120 131 148 159 176 187 7 20 35 48 63 76 91 104 119 132 147 160 175 188 6 21 34 49 62 77 90 105 118 133 146 161 174 189 5 22 33 50 61 78 89 106 117 134 145 162 173 190 4 23 32 51 60 79 88 107 116 135 144 163 172 191 3 24 31 52 59 80 87 108 115 136 143 164 171 192 2 25 30 53 58 81 86 109 114 137 142 165 170 193 1 26 29 54 57 82 85 110 113 138 141 166 169 194 27 28 55 56 83 84 111 112 139 140 167 168 195 196   197 198 199 CPPM latch « normal » Bascule D (k-1) 14 4 SRIN_A SRIN_B SR_A[k] SR_B[k] CPPM Latch « enclosed » SROUT_A SROUT_B Bascule D (k) srin_A srin_B SR_A[k+1] SR_B[k+] 2 2 2 2 2 Clk_A Clk_B 2 2 2 Sel_(A ou B) D Q i+1 i  i+1 capture after i !  i+1 capture before i ! 2 mux faible mux fort

Block diagramme Conf Column Chip I/O seu_mem (Moshine) 12 bits Latch EN D . . . . . . LD[0] LD[1] LD[10] LD[11] 11 2 10 Q SRCK_B S0 S1 Rd_backout SR_CK_A (mode)) SR_Q_A SR_Q_B SR_D_A 1 SROUT_A SROUT_B SRCLR_A (HitLoad=1, lecture des hit) SRCLR_B (asynchrone) 1/2 Colonne 200 cellules Logique Interface CK SR_Out_Hi SR_CK_BC 40 MHz SR_In Logique de commande basée sur un SPI standard Lignes statiques GPULSE R1_N R2_N Buffer de lignes Mux_out 8 n_Reset 12 n_Ss Sclk Column_config MouSIn MInSOu n_PoOnRe LD_STROBE ecs_pxl SR_Out_Lo 19 3 VDD GND VDD_io GND_io WR_SR 2 mm^2 soit 16 000 € sans les tests

Conf Column Chip (C3 ) Layout « top level » Groupe ATLAS Size 1.04 mm x 1.04 mm (pitch 50µm x 50µm) PADs on 2 sides 14 x 14 + 4 “pixels” Submitted on 23rd march Arrived on july Groupe ATLAS Groupe ATLAS

1st result Serial Peripheral Interface Clk_cpi MasterInSlaveOut Start Change the output multiplexor Serial in serial_out_low serial_out_high serial_clock (40MHz) Groupe ATLAS

One pixel configuration (size reduction) Rd_backout Latch-dice_CPPM SR_IN_A Goal 1/10 pixel size = 250 µm2 PIX_DIGI_RD53 (65nm) 1 n_1 D Q DN S1 S0 SR_D_A SRIN_A 1 RdBackOut S1 LD[0] EN Q n_2 SR_D_A FE_PHN5_n_2 D D Q Digi Q DN SR_CK_A LD[1] Q QN EN DigiN 1 new Radhard latch 12 bits Enclosed 6.92 x 21.93 = 151.65 µm2 (*) Normal 4.79x 21.93 = 105.1 µm2 (*) . . . . . . . . . . . . SRCLR_A (Saving 15,5µm2 and 4,6 µm²) D Q DN Configurator SROUT_A LD[10] Q EN 224 µm² (instead 342µm2) SR_CK_A File : FEND_DIGI.sv D Q DN LD[11] EN Q CKND0 LD[0:11] 12 To reduce line capacitance EN = 1 active = 0 locked LD_ENABLE Behavior models done (From GPLUSE) (*) without power ring (Verilog S)

Optimization results Flipped Goal : 1/10e of pixel size = 250 µm² One latch (new) Configurator 8,3 x 21.93 = 182,019 µm2 (*) 12 bits latch Configurator 182 µm² (instead 342µm2) 1 Radhard latch 12 bits Enclosed 6.92 x 21.93 = 151.65 µm2 (*) Normal 4.79x 21.93 = 105.1 µm2 (*) (Saving 15,5*m2 and 4,6 µm²) Configurator and latch abutted (*) without power ring

Backup slides

Vecteurs de tests (consommation) SPI positionne SelB, et (S0, S1) = (0,1) Écriture de 1 partout avec 1 SR_CK (1 période) SPI positionne LD[] =080. R1_N =1, R2_N=1, LDEN =1, GPULSE = Le latch # 7 est chargé ……………………….. Ici fichier tb_top_cell_maurice_commenté.v ………….. SPI positionne SelB, (S0, S1) = (0,0) (mode propagation) SRIN=0 200 périodes de SR_CK (S0_m, S1_m) = (1,1) (sorties 84 et 199) Ecriture serpent B, SRIN = 151 « 1 » puis 49 « 0 » , 200 SR_CK Chargement latch LD[]=h0C0 ; latch #7 et #6 , 1 SR_CK SPI positionne (S0, S1) = (1,1) (mode Read Back) R1_N =0, R2_N=1 , 1 SR_CK LD[]=h040 ( #6 pour relecture) Puis tester les Clear SPI positionne le mode propagation LDEN =0, R2_N=0 200 périodes de SR_CK 152 sorties à 1 puis des 0

Tests C3 (labo) PC 0K Quartus 10.1 rj45 Mother board Carte mère Commande boitier et bounding (x10) OK Carte mère (standard labo) OK … Carte fille … conception OK réalisation ok support ok Appro composants ok Implantation USB connecteur Internet Cyclone 3 rj45 Mother board Alimentation(s) (commanded)) Carte mère Generator … Mowafak connecteur PC 0K Ecran (24’’) ok C 3 usb et probe 1.2V Cyclone 4 Windows ok 3.3V Carte fille EP4CE15 F23 JLCC 44 Quartus 10.1 Buffer LVDS package Firmware … DB 37 différentiel Carte fille LabWindows/Cvi (installed) 1 mm To control room 1 mm

Load of one columns 14 3 (k-1) (k) In parallel LD_ENABLE LD[0:11] conf_DC_confirme_1 SRCK_A SRCK_B Entrées/Sorties De la ½ colonne 14 3 SRCK_A SRCK_B (k-1) SRCLR_A SRCLR_B SRIN_A SRIN_B LD_ENABLE SRIN_IN_A SR_A[k] SR_B[k] SRIN_IN_B SROUT_A SROUT_B (k) LD[0:11] In parallel S1 S0 SR_A[0] SR_B[0] SR_A[28] SR_B[28] D Q i+1 i  i+1 capture after i !  i+1 capture before i ! SR_A[56] SR_B[56] SR_A[84] SR_B[84] SR_A[112] SR_B[112] SR_A[140] SR_B[140] SR_A[168] SR_B[168] SR_A[199] SR_B[99]

Logique d’interface Ecspxl : configurations par défaut LD_EN = 0 et 0 SR_IN LD[0:11] LD_EN ~SR_B_SEL & WR_BLOCK_MASK & SRCK_CG SR_B_SEL & WR_BLOCK_MASK & SRCK_CG SR_IN_B SR_IN_A SR_CLR = 1 et 1 R2_N 12 BLOCK_SEL SRCK_B SRCK_A SR_CK 1 LDENABLE R1_N (dupliqué 12 fois !) WR_SR (=1 écriture série) WR_SR WR_SR_CG SRCK_CG D EN_n [12] LD_STROBE = 0 et 0 SR_OUT[0,27,55,83,111,139,167,199] SROUT_GR SR_B_SEL WR_BLOCK_MASK S1_GR S0_GR SRCLR_A SRCLR_B SRCLR (actif haut) GPULSE SR_B_SEL = 1 et 0 (200 DC) 1.2V 8 BLOCK_SEL_N = 0 et 0 LD_EN = 0 et 0 S1 = 0 et 0 S0 = 0 et 0 S0_mux = 1 S1_mux = 1 File : FEND_DIGI.sv

Conf Column Chip I/O PADs (plots) MISO Conf Column Chip I/O PADs (plots) MosI Sclk n_POR n_Reset 1.04 mm x 1.04 mm n_Ss VDD GND GPULSE R1_N 2 mm^2 soit 16 000 € sans les tests VDDIO GNDIO SROUT_Low WR_SR SROUT_High R2_N SR_CK SR_IN VDD GND

Tests irradiation Petite carte Zone contrôlée Empreintes Connecteurs, câbles Buffer/receveur LVDS Matériaux (or, alu, chrome, … fils Présence faisceau corrosion  (Mowafak) Halogène FR4 Clore , Phosphate, … connecteur C 3 1.2V Cyclone 4 484 pins Céramique pure 3.3V (Set-up, software, formation, suivi médical, accès) Buffer LVDS 3,3V DB 37 différentiel 5V Carte fille Carte mère Zone contrôlée Translateur TTL Driver LVDS Alim Mowafak Zone surveillée (control room) C 3 ~20 m Translateur TTL Driver LVDS ~1.8 m + test continuité Carte irradiée

Journées VLSI-PCB-FPGA-Outils - IN2P3 2016 Banc de test Carte Beagleone associée à un FPGA Interface Ethernet Programmation flexible Séquences de tests FPGA (EP3C16Q240XXN) Fonctionnalités: 40 voies digitales (TTL/LVDS) 40 TTL 30 LVDS 4 voies analogiques 4 DAC 16 bits ADC 14 bits 4 voies 3 gains Monitoring alimentations, température Compatible Irradiations (Source rayon X 10KeV, protons (PS CERN)) TOP carte fille échantillon BOTTOM Salle de contrôle ADCout vs Gain SPEC (Xilinx) ? Journées VLSI-PCB-FPGA-Outils - IN2P3 2016 31 mai – 2 juin 2016

Firmware EP4CE15 – C3 Mapping <-----LD_strobe_address column_config<7> -----> reg_S0 column_config<6> -----> reg_S1 column_config<5> -----> reg_SR_CLR column_config<4> -----> reg_LD_EN column_config<3> ---->reg_BLOCK_SEL_N column_config<2> ---->reg_SR_B_SEL column_config<1> -----> s1_mux column_config<0> -----> s0_mux Mapping datain<11:0> datain<15:12> encapsuled_pixel (not used) n_Reset 12 nSs Sclk 7 Column_config MOuSIn MInSOu n_PoOnRe 8 adresses LD_STROBE ecs_pxl LD_strobe <11:0> -----> LD<11:0> <-----LD_strobe_address <-----COLUMN_CONFIG_address address<7> SR_In WR_SR SR_CK 40 MHz GPULSE SR_CK_GR R1_N Srout_l R2_N WR_SR D Q D Q D Q D Q D Q D Q Srout_h i i+1 WR_SR SR_in SR_CK_A SR_CK_CG D Q D Q D Q D Q D Q D Q i i+1 SR_CK_B SR_CK

Vecteurs de tests 40 MHz Valeurs par défaut (SPI) , écriture serpent B sr_in Valeurs par défaut (SPI) , écriture serpent B 200 périodes de SR_CK 40 MHz Sortie attendue sur SR_out[28] au 29ème coup de ck et SR_out[199] au 200ième coup de ck SPI positionne SelB, écriture serpent A SR_CK idem Sorties attendue (85 et 200 périodes) sur SR_out[84] et SR_out[199] SPI positionne SelB, écriture serpent B SR_CK idem Sorties attendues (1 et 113 périodes) soit sur SR_out[0] et SR_out[112] SPI positionne (S0_m, S1_m) = (0,0)

Budget Test C3 Test irradiation cartes C3 Test sous pointe Commande boitier et bounding (x10) OK Carte mère (standard labo) OK prix … Carte fille … conception OK réalisation oui mais ? support ? Appro composants (en cours…) Implantation Test irradiation cartes C3 carte LVDS Equipement Connectique Alim (800€) Test sous pointe Carte à pointe Connectique SPEC + (MLIB ou carte LVDS) PC partagé 0K 1 PC stagiaire, unix, tests (Pci) Ecran (24’’) MLIB développement Windows ok Production puces électronique Caractérisation Trie Appariement Quartus 15.1 LabWindows/Cvi (pas installé) Microéléctronique Reprise puce F3 Firmware en cours

Firmware EP4CE15 – C3 Mapping <----- LD_strobe_address column_config<7> -----> reg_S0 column_config<6> -----> reg_S1 column_config<5> -----> reg_SR_CLR column_config<4> -----> reg_LD_EN column_config<3> ---->reg_BLOCK_SEL_N column_config<2> ---->reg_SR_B_SEL column_config<1> -----> s1_mux column_config<0> -----> s0_mux Mapping datain<12> carte mère (fait …) encapsuled_pixel datain<15:13> (not used) n_Reset 12 nSs Sclk 7 Column_config MOuSIn MInSOu n_PoOnRe 8 adresses LD_STROBE ecs_pxl LD_strobe <11:0> -----> LD<11:0> <----- LD_strobe_address <-----COLUMN_CONFIG_address address<7> GPULSE R1_N Srout_l R2_N WR_SR D Q D Q D Q D Q D Q D Q Srout_h i i+1 WR_SR SR_in SR_CK_A SR_CK_CG D Q D Q D Q D Q D Q D Q i i+1 SR_CK_B SR_CK

Vecteurs de tests configuration (simulation consommation) (1 clear des bascules B ; nécessaire en chargement des latch pour ne pas masquer les bascules voie A) Configuration par défaut @ 1kHz [0] = 1 for all pixels Pas invalidation des pixel [1:2] = 0 pour tous les pixels High threshold( évite de faire bruiter les pixels) [3:5] = 0 pour tous les pixels [6] = 0 pour tous les pixels Pas de capacités d’injection [7] = 0 pour tous les pixels [11:8] = 0001 pour tous les pixels (DAC FB ; high signal) [11:0] = [0001 0000 0001] for all pixels Typical configuration [0] = 1 (few pixel at 0) Invalidation of few fixels [5:1] = [1 RND RND RND RND] for all pixels middle threshold Réglage fin [7:6] = 0 pour tous les pixels Pas de capacités d’injection [11:8] = [0 RND RND RND] for allpixels (High signaland fine tune) [11:0] = [same RND RND RND same same same RND RND RND RND 1] for all pixels

Proposition [0001 0000 0001] @ 1kHz (Un Clear) Configuration par défaut [0001 0000 0001] @ 1kHz [0] = 1 tous les pixels à 1 Pas invalidation des pixel [1:2] = 0 pour tous les pixels Seuil le plus haut (évite de faire bruiter les pixels) [3:5] = 0 pour tous les pixels [6] = 0 pour tous les pixels Pas de capacités d’injection [7] = 0 pour tous les pixels [11:8] = 1 pour tous les pixels (DAC FB ; signal maximum) [11:0] = 0001 0000 0001 pour tous les pixels Configuration typique [0] = 1 sauf quelques pixels à 0 Invalidation de quelques pixels [1:2] = RND pour tous les pixels Réglage fin [4:5] = 0 pour tous les pixels Seuil plutôt bas [6] = 0 pour tous les pixels Pas de capacités d’injection [7] = 0 pour tous les pixels [11:8] = RND pour tous les pixels (DAC Réglage fin) S1 =0 , S0 = 0 Ecriture des 0 dans SR-Q_A 1 SR_CK Ecriture dans les DICE_latch Puis 7 cycles d’écriture de 200 (400) coups d’horloge pour les RND (puis les relectures)

Vecteurs de tests (suite) SPI positionne SelB, et (S0, S1) = (0,1) Écriture de 1 partout avec 1 SR_CK (1 période) SPI positionne LD[] =080. R1_N =1, R2_N=1, LDEN =1, GPULSE = Le latch # 7 est chargé ……………………….. Ici fichier tb_top_cell_maurice_commenté.v ………….. SPI positionne SelB, (S0, S1) = (0,0) (mode propagation) SRIN=0 200 périodes de SR_CK (S0_m, S1_m) = (1,1) (sorties 84 et 199) Ecriture serpent B, SRIN = 151 « 1 » puis 49 « 0 » , 200 SR_CK Chargement latch LD[]=h0C0 ; latch #7 et #6 , 1 SR_CK SPI positionne (S0, S1) = (1,1) (mode Read Back) R1_N =0, R2_N=1 , 1 SR_CK LD[]=h040 ( #6 pour relecture) Puis tester les Clear SPI positionne le mode propagation LDEN =0, R2_N=0 200 périodes de SR_CK 152 sorties à 1 puis des 0

Firmware carte test _C3 Shift register Word register FIFO PLL eeprom (Ip, Vérilog, HDL) Shift register (HDL) Word register (HDL) FIFO (IP) entrées serpent PLL (IP) eeprom LP interface (…) Read Req Manager ? Top command (?) SPi Add_decoder_syn (HDL) n_wait no_n_wait ??

Firmware carte test _C3_65nm (Sub add) SR_in FIFO (générique) 25 mots ? Data (EF_Q) 8 Shift register (Machine d’état) WR_SR f/4 Start snake (2) Ecriture FIFO CK_0 0x20 PLL SR_CK (f/4 = 40 MHz) userdata rreq wreq CK_1 2 9 LP_IN_interface Word Register LPM constant n_read n_write subadd userdata n_read n_write Word_2 N_local Srout_l 0x02 bradcast Write word read_req 5 subadd Srout_h LPM constant ! Readreq_manager subadd eeprom_unit GPULSE ! R1_N reset (ctrl – machine d’états) 0x43 7 R2_N version subadd Error : Illegal bus name subadd[6:0] of type signal Top_commands evolution userdata (gestion bus et commandes) Interface SPI 40 to 4F 0x10 0x0 0x1 Config LD_strobe