Technologies SoPC (System On Programmable Chip) Jacques WEISS Supélec Campus de Rennes novembre 18 Architectures SoPC ; J. Weiss

Architectures SoPC (System on Programmable Chip) L’approche SoC (technologie ASIC) répond aux besoins de performances et d’intégration mais : elle est peu adaptée à l’évolutivité des systèmes elle reste réservée aux grands volumes de production la fabrication et le test sont des étapes longues et coûteuses L’approche SoPC (technologie FPGA) résoud ces problèmes : développement et prototypage rapides composant reconfigurable en quelques ms et à volonté mais la densité d’intégration est moindre (~10 Millions de portes) la consommation est plus grande les performances sont moindres novembre 18 Architectures SoPC ; J. Weiss

Architectures SoPC ; J. Weiss SoPC : Co-Design novembre 18 Architectures SoPC ; J. Weiss

SoPC : Soft Cores (NIOS et MicroBlaze) Feature Nios 3.1 MicroBlaze 3.2 Datapath 16 or 32 bits 32 bits Pipeline Stages 5 3 Frequency up to 150 MHz up to 150 MHz Gate Count 26,000–40,000 30,000–40,000 Register File up to 512 32 general purpose (window size: 32) and 32 special purpose Instruction Word 16 bits 32 bits Instruction Cache Optional Optional Hardware Multiplier Optional Optional Complexity 1100-1700 LE 450 Slices Utilisation d’une Partie du FPGA Pour le Coeur de processeur novembre 18 Architectures SoPC ; J. Weiss

Architectures SoPC ; J. Weiss SoPC : Soft Core (NIOS) Timer IRQ PBM CPU UART APEX EP20K200E Zone FPGA FLASH SRAM Serial Port IP gratuite pour architectures Altera Bus de données : 16/32 bits Performance : jusqu’à 50 MIPS Jeu d’instructions :16 bits Architecture RISC 5 niveaux de Pipeline 1 Instruction/cycle 1100 LE en mode 16 bits 1700 LE en mode 32 bits. 12% d’un APEX EP20K200E novembre 18 Architectures SoPC ; J. Weiss

Exemple d’environnement SoPC (Quartus, Altera) novembre 18 Architectures SoPC ; J. Weiss

SoPC : Hard Core EPXA10 (Altera, cœur ARM) JTAG Trace Module ARM922T External Memory Interfaces Interrupt Controller PLL Timer UART Watchdog Timer EPXA1 SRAM DPRAM EPXA4 SRAM DPRAM EPXA10 SRAM DPRAM Embedded Processor Stripe PLD novembre 18 Architectures SoPC ; J. Weiss

Altera Excalibur (produits) novembre 18 Architectures SoPC ; J. Weiss

Altera Excalibur (Architecture) Dual-Port SRAM interface DPSRAM APEX20KE PLD SRAM Configure Configuration Port Peripherals Master Port SDRAM Controller Flash Interface Slave Port ARM or MIPS Processor PLLs novembre 18 Architectures SoPC ; J. Weiss

Altera Excalibur (communications) novembre 18 Architectures SoPC ; J. Weiss

Altera Excalibur (Configuration) Excalibur ARM / MIPS Processor Processor SRAM Configuration Unit Hard-IP JTAG Link PLD Config Port Serial / Parallel PLD Configurator PLD Array PLD novembre 18 Architectures SoPC ; J. Weiss

Architectures SoPC ; J. Weiss Xilinx Virtex II Pro PowerPC based 420 Dhrystone MIPS at 300 MHz 1 to 4 PowerPCs 4 to 16 gigabit transceivers 12 to 216 multipliers 3,000 to 50,000 logic cells 200k to 4M bits RAM 204 to 852 I/O $100-$500 (>25,000 units) Up to 16 serial transceivers 622 Mbps to 3.125 Gbps PowerPCs Config. logic novembre 18 Architectures SoPC ; J. Weiss

Virtex-II Pro (produits) novembre 18 Architectures SoPC ; J. Weiss

Virtex II Pro (détails) IP Immersion Metal ‘Headroom’ enables immersion Active Interconnect Segmented Routing enables predictability Metal 9 Metal 8 Metal 7 Metal 6 Metal 5 Metal 4 Advanced Hard-IP Block (e.g. PowerPC CPU) Metal 4 Metal 3 Metal 3 Metal 2 Metal 2 Metal 1 Metal 1 Poly Poly Silicon Substrate novembre 18 Architectures SoPC ; J. Weiss

Architectures SoPC ; J. Weiss Atmel FPSLIC FPGA reconfigurable à la volée novembre 18 Architectures SoPC ; J. Weiss

Architectures SoPC ; J. Weiss Atmel FPSLIC AT94K 19 novembre 18 Architectures SoPC ; J. Weiss

Atmel FPSLIC Matrice FPGA (AT40K) RAM Block : 32*4 bits, double port novembre 18 Architectures SoPC ; J. Weiss

Atmel FPSLIC Cellule FPGA (AT40K) novembre 18 Architectures SoPC ; J. Weiss

Architectures SoPC ; J. Weiss Triscend E5 Triscend E5 chip Configurable logic 8051 processor plus other peripherals Memory Triscend E5: based on 8-bit 8051 CISC core (2000) 10 Dhrystone MIPS at 40MHz up to 40K logic gates Cost only about $4 La société Triscend appartient à Xilinx novembre 18 Architectures SoPC ; J. Weiss

Architectures SoPC ; J. Weiss Triscend A7 Triscend A7 chip (2001) Based on ARM7 32-bit RISC processor 54 Dhrystone MIPS at 60 MHz Up to 40k logic gates $10-$20 in volume La société Triscend appartient à Xilinx novembre 18 Architectures SoPC ; J. Weiss