Royaume de Maroc Université Hassan Premier Settat Faculté des Sciences et Techniques de Settat Description synthétiseur en langage VHDL d'un circuit intégré qui calcule le Log2 Master :Automatique Traitement de Signal Informatique Industriel Module : implementation avancé sur FPGA et DSP A.U:2017/2018
Plan Introduction Algorithme de Log2 Principe de décalage a gauche Résultat de Décalage a gauche Simulation de code générale Conclusion
Algorithme de Log2
Calcule de la partie entière
Décalage a gauche
Résultat de Décalage a gauche
Résultat de simulation
Merci pour votre attention