ELE6306 : Test de systèmes électroniques Test intégré et Modèle de faute de délai Etudiante : S. BENCHIKH Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

Plan du projet  Introduction  Problématique:  Description des outils de base  Génération des séquences SIC  Comparaison des test  Conclusion

INTRODUCTION

EVOLUTION DE LA SURFACE D’INTEGRATION ET DE LA SURFACE DE LA PUCE

PROBLEMATIQUE

TECHNOLOGIE DES VLSI  Amélioration de la fiabilité des circuits  Diminution de la marge de bruit  Accroissement de la complexité des circuits  Exposition aux erreurs et défaillances

DESCRIPTION DES OUTILS DE BASE

LE TEST DES CIRCUITS S’IMPOSE

VALIDATION DE LA CHAINE DE PRODUCTION  Mesure de la qualité  Mesure de la fiabilité  Augmentation du rendement de la production

LE TEST  Test interne  Test externe

DFT  Technique AD-Hoc: –Ensemble de règles à respecter en vu de rendre la conception plus testable  Technique structurale: Accès aux nœuds interne du circuit tout en limitant le nombre d’entrées /sorties supplémentaires prévues à cet effet.

Pourquoi le BIST et non EAT  Moins rapide que le circuit à tester.  Augmentation des performances temporelles de 12% par rapport à 30% des performances des circuits  Test le circuit avec son horloge interne donc avec sa fréquence nominale  Réduction des données de test à stocker  Réduction du temps de test  Réduction du coût.

LE CHOIX DE L’ARCHITECTURE DU TEST  La surface supplémentaire due au test  L’impact sur les performances du circuit  La puissance supplémentaire dissipée  Le temps d’application des vecteurs de test  Le temps nécessaire au développement et à l’intégration du test dans le circuit  La qualité du test.  Taux de couverture élevé

Estimation sur les délais en fonction de la génération technologique

MODELES DE FAUTE Faute de délais Faute de court circuit Faute de collage

Observation de la panne

test de délai robuste

Test non robust

Faute de court-circuit

LA GÉNÉRATION:  Vecteurs de test: Controler les fautes à partir des PI Controler les fautes à partir des PI Observer les fautes à partir des PO Observer les fautes à partir des PO  Génération des vecteurs de test Vecteur spécifique faute donnée Vecteur spécifique faute donnée Améliorer la qualité des vecteurs de test Améliorer la qualité des vecteurs de test Réduire le coût du test Réduire le coût du test

Génération des vecteurs de test  Génération Manuelle  Génération Exhaustive  Génération Pseudo-aleatoire  Génération Déterministe  Génération mixte.

CHOIX DE LA MÉTHODE Nombre d’entrée très important Ajout de surface important Type de faute spécifique Séquence de test importante Génération manuelle Non lieu NonNonOui Génération exhaustive Non lieu NonNonOui Génération pseudo- aléatoire OuiNonNonOui Génération déterministe OuiOuiOuiNon Génération mixte ouiNonOuiNon

Analyse des méthodes de test  Taux de couverture des fautes  Longueur de la séquence de test  L’augmentation en surface

GÉNÉRATION DE SÉQUENCES SIC

Générateur du test intégré  Un générateur pseudo-aléatoire  Utilise un registre à décalage à rétroaction linéaire: LFSR

SÉQUENCES MIC et SIC  Multiple input change: produit des vecteurs successifs qui diffèrent de plusieurs bits  Single input change: produit des vecteurs successifs qui diffèrent d’un bit.

GÉNÉRATEUR AVEC REGISTRE À DÉCALAGE

GENERATEUR RSIC

Propriété du LFSR Aléatoire ou RSIC  Génération de toutes le paires de vecteurs possibles  Générateur de vecteurs non corrélés  Génération d’une séquence de longueur maximale

Génération de toutes les paires de vecteurs possibles  LFSR de degré k  Séquence de 2k -1 vecteurs  m entrées k = 2m + 1

Générateur de vecteurs non corrélés  A chaque cycle d’horloge, le LFSR produit un nouveau vecteur  Les bits générés par le deuxième vecteur sont différent du premier  σ: nombre de décalage dans le registre avant de prélever un nouveau vecteur  σ = m ou m<= σ <=(2k-1-m).

Génération d’une séquence de longueur maximale  σ et 2k-1 premiers entre eux, pour générer tous les vecteurs de la séquence.

VALIDATION DES TEST

Efficacité SIC et MIC

Faute de délai et le RSIC

Test robuste de délai et le RMIC

Différent modèle de fautes

Environnement bilbo et l’augmentation en surface

Conclusion des tests  L’utilisation de la séquence RSIC lors de la conception ferait augmenter le taux de couverture des fautes du circuit  Mais la longueur des séquences utilisée pour le test des circuits n’est pas négligeable  Ceci engendrerai une augmentation dans le coût si l’estimation est mal faite

Conclusion  La génération de vecteurs de test et la vérification automatique sauve beaucoup d’heure de travail et économise pour les concepteurs beaucoup d’argents.  Pour les circuits complexes, l’utilisation d’algorithme générique en combinaison avec des algorithmes déterministes sont recommandés.  Pour les circuits non complexes, la vérification systématique est possible.  Le recours aux algorithmes de compression de donnée et de pad ferrait aussi gagner aux concepteurs beaucoup d’argent et de temps.  Les fautes de délai sont toujours et resterons un problème avec l’accroissement spectaculaire de la complexité des CI