Pôles micro-électronique in2p3 Christophe de LA TAILLE (LAL) Comité 035 : Christine. HU (IRES), Gisèle MARTIN-CHASSARD (LAL), Eric DELAGNES (CEA), Daniel.

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1 Pôles micro-électronique in2p3 Christophe de LA TAILLE (LAL) Comité 035 : Christine. HU (IRES), Gisèle MARTIN-CHASSARD (LAL), Eric DELAGNES (CEA), Daniel DZAHINI (LPSC) Richard HERMEL (LAPP) Jacques LECOQ (LPCClt), Denis LINGLIN (C4I) CDIR IN2P3 21 fev 06 Meeting CEA 10 nov 2006

2 10 nov 06C de La Taille pôles µelec meeting CEA 2 Etat des lieux L’in2p3 a bien pris le tournant de la micro-électronique dans les années 90 Logiciels de conception unifiés (Cadence) De nombreux ASICs produits pour les expériences Des forces dans tous les labos Une cinquantaine de micro-électroniciens, inégalement répartis 3 labos avec des équipes d’une dizaine de concepteurs (IReS, LPCClt, LAL) 4 labos avec des équipes intermédiaires (3-6) (CPPM, IPNL, LAPP, LPSC) Les autres labos avec moins de 3 micro-électroniciens (CSNSM, CENBG, IPNO, LLR, Subatech…) C’est une force considerable (cf CERN, RAL…) La visibilité n’est pas à la hauteur des forces investies Trop de dispersion, duplication, syndrome NIH Participations sous-critiques dans une multitude de projets Bannière de labo vs etiquette IN2P3 (cf INFN-xx) Pourtant, une bonne habitude et une réelle volonté de collaborer entre équipes Une communauté soudée par les outils communs et les réseaux in2p3 (VLSI, “club 035”, écoles thématiques)

3 10 nov 06C de La Taille pôles µelec meeting CEA 3 « Club 0.35 » R&D building blocks in2p3 Mission : Design of basic building blocks usable by all in2p3 labs for physics experiments Motivations Follow evolution of technologies (0.35µm CMOS and SiGe AMS ) Optimize ressources and competences within in2p3 (~50 designers !) Reduce developpement times Increase visibility of in2p3 in microelectronics First results 2-3 runs /yr financed by in2p3 (30K€) Coordination by LAL Fruitful exchanges µelectronics workshop (Porquerolles 05)

4 10 nov 06C de La Taille pôles µelec meeting CEA 4 Motivations pour des pôles Accroissement continu de la complexité des ASICs De plus en plus de fonctions, y compris la numérisation de plus en plus de canaux Voir exemples en Annexe Importance de la “masse critique” Communication quotidienne entre concepteurs Partage d’expérience et de circuits ou briques déjà éprouvés Large variété de projets, “cross-fertilization” Réunions de design, internal reviews… Recherche de l’excellence Pôle ≠ Réseau Concentration géographique, contacts quotidiens, autonomie Peu d’intérêt à créer des sous-réseaux régionaux Bien continuer à faire vivre le réseau national

5 10 nov 06C de La Taille pôles µelec meeting CEA 5 Photon VALUE OR Example :Towards SoCs… System on Chip (SoC) : multi-fonctionnality Ex : ARS chip for Antarès : pipelines 1GHz, TDC, ADCs… © E. Delagnes CEA

6 10 nov 06C de La Taille pôles µelec meeting CEA 6 Example 2 : integrating the detector (MAPS) © R. Turchetta RAL 0.5 µm CMOS technology Design 1 st time right Noise < 50 electrons Power consumption: <300mW 3.3V Operation Readout control Readout speed: 10 Frames/Second Adjustable Gain Column Amplifiers 10 Bit ADC/Column Alternative analogue output Parallel digital output I 2 C control system Rad Tolerant Design, Triple Redundant Logic Application: Star tracker for satellites Column 525 by 525 array of 25  m pixels RAL Camera-on-a-chip

7 10 nov 06C de La Taille pôles µelec meeting CEA 7 Example 3 : MAROC ‘Multi-Anode Readout Chip’ Complete front-end chip for 64 channels multi-anode photomultipliers Auto-trigger on 1/3 p.e. at 10 MHz, 12 bit charge output SiGe 0.35 µm, 12 mm2, Pd = 350mW 3*3 cm 2 Chip On Board MAROC1 BOTTOM side PMF Hold signal Photomultiplier 64 channels Photons Variabl e Gain Preamp. Variable Slow Shaper 20-100 ns S&H Bipolar Fast Shaper Unipolar Fast Shaper Gain correction 64*6bits 3 discri thresholds (3*12 bits) Multiplexed Analog charge output LUCID S&H 3 DACs 12 bits 80 MHz encoder 64 Wilkinson 12 bit ADC 64 trigger outputs (to FPGA) Multiplexed Digital charge output 64 inputs

8 10 nov 06C de La Taille pôles µelec meeting CEA 8 Mise en oeuvre possible Création de 4 pôles autour des labos ayant la masse critique Du plus facile : Strasbourg (tout seul !) Clermont Ferrand (associé a CENBG et Subatech) Orsay LAL (associé a IPNO, LLR, CSNSM + APC, LPNHE, LPC Caen) Au plus difficile : Sud-Est (C4I, CPPM, IPNL, LAPP, LPSC) Attention à l’homonymie Les “pôles µelec” n’ont rien à voir avec les pôles technologiques régionaux, PRES… C’est une appelation interne in2p3 Les pôles traiteraient les projets des labos associés Les labos associés auraient un accès “automatique” aux ressources du pôle Projets gérés par Tandem concepteur du pôle-concepteur du labo associé Le(s) microélectronicien(s) du labo associé fait l’interface avec ses physiciens Il participe à la phase design dans les locaux du pôle Le microélectronicien du pôle fait l’interface avec les ressources du pôle Le projet peut utiliser ponctuellement d’autres ressources du pôle

9 10 nov 06C de La Taille pôles µelec meeting CEA 9 Spécificités du pôle Sud-est 4 labos de taille intermédiaire (3 à 6 designers) (CPPM, IPNL, LAPP, LPSC) avec un léger avantage numérique au LPSC Eloignement géographique Spécificité du C4I de par son statut Le pôle sud-est nécessitera plus de souplesse que les 3 autres dans son fonctionnement, et aussi une mise en place progressive.à la lumière des résultats obtenus par les 3 autres L’organisation de ce pôle est confiée à un comité local : A. Calzas (CPPM), D. Dzahini (LPSC), R. Hermel (LAPP), D. Linglin (C4I), H. Mathez (IPNL)

10 10 nov 06C de La Taille pôles µelec meeting CEA 10 Difficultés Structure “supra-labo” Diminution d’autonomie des directeurs Les projets labo sont en compétition avec des projets “hors labo” Nécessité d’un système de gouvernance (léger) Difficile gestion des recrutements et des carrières des ITA du pôle Nécessité d’un budget dédié Le pôle ne doit pas être une “agence de moyens” Les ASICs restent très proches des détecteurs et de la physique Les concepteurs ont besoin de se sentir membres d’une collaboration scientifique ils ne veulent pas etre “prestataires de service” La valorisation doit être traitée par le C4I Les possibles retombées financières ne favorisent pas l’esprit d’ouverture Les logiciels ne sont pas utilisables contractuellement pour la valorisation Partenariat “inventeur”-C4I (en accord avec le labo ou le pôle)

11 10 nov 06C de La Taille pôles µelec meeting CEA 11 Conditions aux limites Renforcement des moyens des pôles Les pôles accueillent le(s) micro-élec des labos associés pendant la phase de design => locaux, licences… Les pôles co-traitent les projets des labos associés => ressources supplémentaires affectées prioritairement aux labos d’accueil La visibilité des ASICs sur les expériences ne doit pas faire oublier l’importance de la “macro-électronique” Acquisition, trigger, contrôle Aspects système Tests, caractérisation, performance avec le détecteur Ces tests sont (et seront) de plus en plus lourds Idéalement, les labos devraient choisir des domaines de spécialisation Tous les labos ne peuvent (doivent) pas faire des ASICs ! Amont : détecteurs Aval : aspects systèmes, tests,

12 10 nov 06C de La Taille pôles µelec meeting CEA 12 Mise en Œuvre a Orsay : OMEGA Demande de M. Spiro de tester la mise en œuvre a Orsay Omega = Orsay Micro-Electronics groups associated concentration géographique des designers au LAL Le LAL apporte 8 designers, l’IPNO 2-3, le LLR 1, le CSNSM 0 Fort effet de synergie, réutilisation des designs des particules vers le nucléaire Augmentation de la « demande » d’un facteur ~2 Ce pôle sert environ 1/3 des physiciens de l’IN2P3 (avec 20% des microelectroniciens) Mise en œuvre pratique Regroupement des microelectroniciens Mise a disposition de bureaux « environnés » pour les visiteurs des 3 autres labos Remise en état des salles de test Points a clarifier Structure de gouvernance, poids du LAL Budget propre de fonctionnement et missions Comment garder une articulation forte avec les projets de physique Interaction avec le service électronique du LAL

13 10 nov 06C de La Taille pôles µelec meeting CEA 13 Conclusion La création de pôles doit permettre de répondre à la complexification des ASICs en donnant de la masse critique aux équipes de design. Il faut cesser le saupoudrage et concentrer les forces dans les poles Ils permettront de garder une excellente visibilité pour l’institut et les expériences dans ce domaine 4 pôles sont proposés : Strasbourg, Clermont, Orsay, Sud-Est avec une mise en place graduelle Rien ne se fera sans le soutien actif des labos et de l’in2p3 Rien ne se fera sans l’adhésion des designers Ne pas réduire l’électronique à la micro-électronique (=20%)