Banc Omegapix2 3D/Digital Firmware/Software O. LE DORTZ LPNHE Paris 29 octobre 2013/ Réunion PPS.

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1 Banc Omegapix2 3D/Digital Firmware/Software O. LE DORTZ LPNHE Paris 29 octobre 2013/ Réunion PPS

2 Omegapix2 status The Omega group has received a set of packaged Omegapix2 digital tier chips in the end of september. Tests in Paris began on tuesday 8th oct (visit of Damien and Jeanne from Omega, M. Cohen-Solal and C. Sylvia from LAL): power up, setting up of the various test boards ( one board per lab is now operational ) I've made some fpga firmware and labview software adjustments last week: => good programming of the various shift registers of the digital chip The setup is now ready to test the pipelining and L1 triggering logic. I will continue the tests next monday; in parallel, Damien might work on that this week. On the other hand, the 3D version (analog + digital tier) is now *really* expected soon 02/06/2016 2

3 Banc de test Omegapix2 3D Carte de test Omegapix2 3D –Circuit: Omegapix2 Tier Numérique et version 3D 02/06/2016 3 Carte de Test (Benoit) LAL USB FPGA Altera Cyclone FPGA Altera Cyclone OmegaPix2 Test Socket ( Tier 2 / 3D ) 96 x 24 channels 60 cells/channel OmegaPix2 Test Socket ( Tier 2 / 3D ) 96 x 24 channels 60 cells/channel Connector E/S LEMO USB PC (LabVIEW) Shift Registers L1 Triggering

4 Configuration Shift Registers 5 registres à décalage de config/contrôle: –0: Slow Control (2882 bytes) –1: Probe TA (864 bytes) –2: Test ( Digital External Trigger ) (288 bytes) –3: Probe TD (72 bytes) –4: Data ( Post Trigger Read Data ) (864 bytes) Données envoyées par octets via l’interface USB vers 1 FIFO d’émission, sérialisées vers le circuit Omegapix. La sortie SR du circuit est désérialisée puis écrite dans 1 FIFO de réception. La FIFO est relue via USB 02/06/2016 4

5 Registres USB configuration 02/06/2016 5 SubAddMode (R/W)Description 0R/WReset/Start séquence SR 1R/WEnables ( Sélection du SR actif ) 10-11RStatut FIFO d’émission (LSB-MSB) 12-13RStatut FIFO de réception (LSB-MSB) 20WFIFO d’émission 20RFIFO de réception Du PC, l’accès aux ressources du FPGA s’effectue via l’interface USB-LAL, grâce à différents registres, définis par une sous-adresse (Subadd). Le contrôle des 5 registres à décalage s’effectue via les registres USB suivants

6 Gestion du Trigger L1 02/06/2016 6

7 Gestion du Trigger Le séquençage du trigger peut être effectué en mode: –Automatique Séquence auto: Resets, ClkWrite en attente de trigger, ClkRead pour positionner le pointeur de lecture sur les cellules déclenchées, Comptage du TOT –Debug: Chacune des étapes peut être effectuée individuellement Trigger externe (sur niveau entrée LEMO) ou interne (sur commande USB + position du curseur d’écriture) Les données sont ensuite à relire par Shift Register Data 02/06/2016 7

8 Registres USB Séquençage 02/06/2016 8 SubAddMode (R/W)Description 2WCOMMAND: Auto Set/Reset Clks (ARGUMENT= n cycles) 3WARGUMENT 6RWTRIGPARAM EXT/Internal trigger Pulse Width 7RWTRIGAT 2RSTATUS 3RHITCELL 4RWRITECURSOR 4RREADCURSOR

9 Séquence Auto 02/06/2016 9